Vitis HLS 学习笔记--聚合与解聚-AXI主接口

1. 简介

2. 用法及语法

3. 详细解读

4. 总结

1. 简介

在使用 Vitis HLS 工具进行硬件设计时，如果你在接口上使用了结构体，工具会自动把结构体里的所有元素组合成一个整体。就像把一堆零件组装成一个玩具一样。这样做的好处是，数据可以作为一个单元一起处理，而不是分开处理每个元素。

默认情况下，Vitis HLS 会自动做这个组合工作，你不需要特别告诉它去做。此外，为了确保数据的整齐排列，工具可能会在结构体的元素之间填充一些空位，这就像在书架上放书时，为了让书看起来整齐，你可能会在它们之间插入一些支撑物一样。通常，这种排列是按照4字节的大小来进行的，但你也可以设置成其他大小的对齐方式。

2. 用法及语法

#pragma HLS aggregate variable=<variable> compact=<arg>

其中：

variable=<variable>，指定要聚合的变量。

compact=[bit | byte | none | auto]，指定已聚合的结构体的对齐方式。可选设置包括：

按位级对齐
按字节级对齐
无对齐
由工具自动判定对齐方式（默认行为）

示例一：

将函数 func 内含 3 个 8 位字段的结构体指针 AB 聚合到一个新的 24 位指针内并按位级对齐。

typedef struct{unsigned char R;unsigned char G;unsigned char B;
} pixel;pixel AB;#pragma HLS aggregate variable=AB compact=bit

示例二：

将含 3 个 8 位字段（R、G 和 B）的结构体阵列 AB[16] 聚合到一个含 16 个元素的 24 位新阵列内。

typedef struct{unsigned char R;unsigned char G;unsigned char B;
} pixel;pixel AB[16];#pragma HLS aggregate variable=AB

3. 详细解读

对于 Vitis Kernel Flow，结构体的所有元素聚合都在 4 字节位置对齐。
对于 Vivado IP Flow，结构体的所有元素聚合都在 1 字节位置对齐。
此对齐可能需要添加位填充，以对齐各元素或者使各元素保持对齐。

可根据结构体元素的声明顺序推断出生成的新字宽标量的位对齐方式。结构体的第一个元素取矢量的 LSB，最后一个元素则与矢量的 MSB 对齐。
如果结构体包含阵列，那么 AGGREGATE 编译指示执行的操作与 ARRAY_RESHAPE 类似，可将重构的阵列与结构体中的其它元素组合在一起。在该结构体内部声明的所有阵列都将全部分区并重构为单一大宽度标量，与其它标量元素封装在一起。

默认情况下，聚合的结构体将进行填充而不是打包，但在 Vivado IP 流程中，可使用 AGGREGATE 编译指示或指令的compact=bit 选项将其打包。但定义为 AXI4 接口的任意端口（m_axi、s_axilite 或 axis）都无法使用compact=bit。

综合示例：

struct A {char Vchar;short Vshort;
};int example (A* arr) {
#pragma HLS interface m_axi port = arr depth = 10
#pragma HLS interface s_axilite port = arr//#pragma HLS aggregate variable = arr compact = autoint sum = 0;for (unsigned i = 0; i < 10; i++) {auto tmp = arr[i];sum += tmp.Vchar + tmp.Vshort;}return sum;
}

TestBench：

#include <iostream>struct A {char Vchar;short Vshort;
};extern int example (A* arr);int main() {A arr[N];for (unsigned i = 0; i < 10; i++) {arr[i].Vchar = i;arr[i].Vshort = i;}auto ret = example(arr);std::cout << "ret = " << ret << std::endl;if (ret != 90)return 1;return 0;
}

Waveform：

通过 Handshake 的 gmem_RVALID 信号，判断 maxi 传输时间段：

通过查看 gmem_RVALID 有效期间的信号，可以看到结构体变量A在 gmem_RDATA[63:0] 中的分布：

看上去比较奇怪。

4. 总结

在 Vitis HLS 设计中，使用 #pragma HLS aggregate 指令可以将结构体中的元素聚合成一个整体，这样可以作为一个单元一起处理。这种聚合默认是按照4字节对齐，但也可以通过指定 compact 参数来改变对齐方式。例如，compact=bit 会按位级对齐，而 compact=byte 则按字节级对齐。在 Vivado IP Flow 中，默认对齐是1字节，而在 Vitis Kernel Flow 中是4字节。聚合可以优化数据传输和存储，但可能需要位填充以保持对齐。在定义 AXI4 接口时，不能使用 compact=bit。