【iCore4 双核心板_FPGA】例程十一：FSMC总线通信实验—

【iCore4 双核心板_FPGA】例程十一：FSMC总线通信实验——独立地址模式

实验原理：

　　STM32F767上自带FMC控制器，本实验将通过FMC总线的地址独立模式实现STM32与FPGA

之间通信，FPGA内部建立RAM块,FPGA桥接STM32和RAM块，本实验通过FSMC总线从STM32向

RAM块中写入数据，然后读取RAM出来的数据进行验证。

核心代码：

int main(void)
{long int i;unsigned int fpga_read_data;system_clock.initialize();fsmc.initialize();led.initialize();LED_GREEN_ON;/*FSMC²âÊÔ*/while(1){        /*fmc²âÊÔ*/for(i = 0;i < 256; i++){fpga_write(i,i);                                    //ÏòFPGAÐ´Êý¾Ý
        }for(i = 0;i < 100000; i++);for(i = 0;i < 256;i++){fpga_read_data = fpga_read(i);            //´ÓFPGAÖÐ¶ÁÈ¡Êý¾Ýif(fpga_read_data != i){LED_GREEN_OFF;LED_RED_ON;while(1);}}    }
}

module fsmc_ctrl(input clk_25m,input pll_100m,input rst_n,input FSMC_CLK,input NADV,input WRn,input RDn,input CSn,input [23:16]AB,inout [15:0]DB
);//--------------------wire---------------------------------//
    wire rd = (CSn | RDn);wire wr = (CSn | WRn);//--------------------clk----------------------------------//
    reg wr_clk1,wr_clk2,wr_clk3;    always @(posedge pll_100m or negedge rst_n)beginif(!rst_n)beginwr_clk1 <= 1'd1;wr_clk2 <= 1'd1;endelse{wr_clk3,wr_clk2,wr_clk1} <= {wr_clk2,wr_clk1,wr};    //提取写时钟endwire clk = (!wr_clk1 | !rd);//--------------------db_out-------------------------------//
    wire [15:0]db_out;assign DB = !rd ? db_out : 16'hzzzz;//--------------------my_ram-------------------------------//
    my_ram u1(.address(AB),.clock(clk),.data(DB),.wren(!wr),.rden(!rd),.q(db_out)    );//例化ram模块//--------------------endmodule----------------------------//
endmodule