FPGA 图像处理模块输出端恢复场同步信号Verilog代码

根据输出端有效数据信号计数恢复

  reg out_x_cnt;reg out_y_cnt;always @(posedge clk or negedge reset) beginif (!reset) beginout_x_cnt <= 0;out_y_cnt <= 0;end else beginout_x_cnt <= valid_o ? ((out_x_cnt == img_width - 1) ? 0 : out_x_cnt + 1) : out_data_cnt;out_y_cnt <= valid_o&&(out_x_cnt == img_width - 1) ? ((out_y_cnt == img_height - 1) ? 0 : out_y_cnt + 1) : out_y_cnt;vsync_o <= (out_line_cnt == img_height - 1) && (out_x_cnt == img_width - 1) ? 1 : 0;endend

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