FPGA控制AD7606_AD7606解读

目录

  • 一、AD7606解读
  • 二、引脚说明
  • 三、时序图

一、AD7606解读

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AD7606特点:

  1. 8通道同步采样
  2. 模拟通道数为8
  3. 分辨率:16bit,即最小采样的电压为5V/(2^16) = 0,00007V,即数字量的1就代表模拟量的0,00007V,2代表0,00014V
  4. 有效位数ENOB:真正的有效分辨率,实际可以达到的分辨率,一般比手册标注的要低3-4bit,即12-13bit的分辨率。
  5. 数字量输出形式:二进制补码

ADC工作原理:
6. 采样:对模拟值进行采样
7. 保持:将开关保持一段时间以将电容充电到采集电压值
8. 量化 编码:将电压值转化为数字量,积分型、SDR等
采样是8通道同步采样的,但采样值是一个一个通道传递出来的。
CLK OSC:时钟振荡器,反相器级联产生时钟信号

二、引脚说明

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重要信号说明:
OS:过采样,采样多个点求平均值
PAR/SERBYTE SEL:并行、串行、字节选择,我们选择并行,设置为0.
STBY:待机模式控制,低电平进入待机模式
CONVST A/B:驱动ADC芯片模拟信号转换为数字信号的引脚,A负责控制低四个通道的转换,B负责高四个通道
RESET:复位,高有效,持续50ns以上
RD/SCLK:读数据控制信号,在并行模式下为RD
CS:片选信号
BUSY:芯片繁忙指示信号
FIRSTDATA:第一通道数据指示信号,表示当前读出的数据为第一通道数据
DB0-DB15:读数据通道

三、时序图

转换过程时序:
t5:CONVSTA/B上升沿之间最大0.5ms
t1:CONVSTA/B上升沿启动后BUSY需要最多40ns才拉高,即用户开启转换后需要等40ns再去读忙信号
t2:最短CONVSTx低电平脉冲25ns
t3:最短CONVSTx高电平脉冲25ns
t4:BUSY下降沿到CS信号下降沿设置时间最小值为0
t7:RESET低电平到CONVSTx高高电平之间最短延迟时间25ns
tRESET:复位高电平脉冲宽度最小为50ns
tCYCLE:1/吞吐速率,并行状态下最大5us
tCONV:转换时间
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读数据过程
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