1 Overview

This section introduces someting that maybe you need to know before learning.

Note:This CPU is based on MIPS instruction set.

1.1 Tools

Logisim
CS 3410 Components
MARS MIPS simulator
Win10 or Mac OS

1.2 Courses

自己动手画CPU《计算机组织与结构实验》
计算机硬件系统设计

1.3 Front Knowledge & Reference Books

Computer Organization and Design
Degital Logic Applications and Design
See MIPS Run

2 Core Thinking

本小节将会介绍设计单周期CPU的核心思想和重要观念。

注：本文讨论的单周期CPU完全理想化，不考虑时间延迟问题。

2.1 基于组合逻辑的单周期CPU

我们先来谈谈 组合逻辑器件 和 存储器件

组合逻辑器件：就像一个两边开口的水管，水进水口（输入端）进入，经过水管“处理”（指组合逻辑器件的功能），从出水口（输出端）流出，没有任何的阻拦
存储器件：就像两边都带阀门的水管，在闸门没有开的时候，既不能进入，也不能出去
- 读取：将出水口（输出端）的阀门打开
- 写入：将进水口（输入端）的阀门打开

我们再来看一个做好的单周期CPU
在这里插入图片描述
图中框出的部分是存储器件，其余部分全是组合逻辑器件。

紫色框的器件是指令存储器，它的读取是不受限制的，给出地址就能立即读出，因此它的功能可以理解为一个组合逻辑。

红色框的器件自左到右分别是PC寄存器、寄存器堆和数据存储器，它们的读取是不受限制的，但是写入受到限制，这些确实发挥了存储器件的功能。

PC寄存器的写入是下降沿触发，当时钟变化为1-->0的时候，能够写入新的值
寄存器堆和数据存储器是上升沿触发，写入控制信号为1且时钟变化为1-->0的时候，能够写入新的数据

显然，这个系统是一个由时钟控制、由组合逻辑器件和存储器件共同构成的时序逻辑电路，它的工作情况是（以add指令为例）：

当时钟1-->0的时候，PC写入新的值，这个值就是指令的地址，指令由指令寄存器输出
指令被译码，发送给中心控制器，ALU控制器，以及寄存器堆
寄存器堆的数据被读出，送给ALU，ALU根据译码结果运算，得到的结果被送到寄存器堆的门口，等待写入

以上的过程，都是在时钟信号为0的时候，以极快的速度，按顺序地、无阻拦地执行和完成的。 很明显，这具备组合逻辑器件的特征，看起来，这就像是一个复杂的组合逻辑器件而已。

简化来说，这就像是

将指令码输入该器件
该器件直接输出add的结果，该结果会被拦在寄存器堆的“入口”

当然，如果是sw指令的话，数据一样会被运算出来，然后被拦在数据存储器的“入口”。

以上过程，是近乎完全的组合逻辑，这也就意味着，它非常容易设计，甚至，只需要给出输入和输出，就能被自动地生成，现代计算机完全可以做到这点。

接下来，我们再看看被拦在寄存器堆（Register Files）入口的数据吧。

时钟信号变化：0-->1，如果允许写入的信号有效，“门”就会被打开
之后数据就能够被写入进去了

再之后，时钟1-->0又开始重复之前的过程……

回看本小节的标题，我像你能够理解什么是基于组合逻辑的单周期CPU了。

2.2 信号的设计：受外部约束的信号与自由设计的内部信号

在CPU的设计中，我们需要指令译码，通过控制器生成控制信号，来控制CPU各部件的工作，因此，我们就需要设计合理的控制信号。

我们来看看CPU的控制部件：
在这里插入图片描述
这里的CPU设计了4个控制部件

中心控制器
ALU控制器
移位操作控制器
jr操作控制器

我们这里只说关注两种，了解后两种。

分治思想

首先，我们要分清楚，必须遵循的MIPS指令集信号和自行设计的内部信号。

我们的CPU要实现MIPS指令集的一部分，因此，必须遵循它的设计规范，例如

中心控制器的输入端必须是MIPS的Op字段中的信号
ALU控制器的func输入端必须是MIPS的func字段的信号
移位控制器的输入必须是MIPS的Shamt字段的信号

而我们内部信号的设计，是可以自己决定的，只要能够正确地完成指令规定的功能就可以，当然要考虑复杂度等问题，这点我们先不关注，例如：

中心控制器的输出信号，控制着各部件的运行状态，必须与指令功能匹配
ALU控制器的输出信号，决定了ALU的运算类型，必须与指令功能匹配
……

这里，我们也可以将中心控制器和ALU控制器合并在一起，拆开是为了硬件设计的降低复杂度，你可以看到，我们还拆开出了移位控制器和jr控制器，事实上，都可以任意地合并，甚至ALU本身也可以集成进去，这完全取决于你的设计，这很自由，唯一可能的constraint可能就是你要让器件逻辑清晰并且性能较好。

3 Design a CPU: A Top-Down Approach

本节介绍了设计CPU的核心方法，我们采用自顶向下和知识屏蔽的方法，快速完成一个简易CPU的设计。

3.1 CS 3410 Components Guide

CS 3410 Components Guide

我们先来简要地介绍一下我们需要使用的CS 3410器件，在此特别感谢加利福尼亚大学提供的宝贵资源！

3.1.1 Register Files

在这里插入图片描述

A 32-bit wide by 32-registers deep register file. Register $0 is hard-wired to zero at all times, and writes to $0 are ignored. You can rely on register $0 always containing 0, and do not need to test that its value does not change. Inputs rA and rB are used to select register values to output on the A and B outputs. When the clock is triggered, if WE is high, the data value at input W is stored in register rW. The register file can be configured to use rising clock edges as trigger (the default), falling edge, or to be level sensitive.

3.1.2 MIPS ALU

在这里插入图片描述
Computes a result as follows. You do not need to test the provided ALU, and can assume it will work exactly as specified.

为简化起见，我们最开始只使用这两个器件，其余的使用Logisim自动的就好。

3.1.2 MIPS Program ROM

在这里插入图片描述
我们不使用提供的指令ROM器件，但是，有一些重要的东西需要强调，非常重要！

An interesting aspect of the ROM is that the offset for branch instructions must be a multiple of 4, which assembles to an output offset divided by 4. This output offset follows the MIPS specification and needs to be left shifted by 2 to be added to PC. For example, given an instruction BEQ $0, $0, 4, the outputted offset in binary is 1.

我们采用的ROM是存储单元是32位的，并不是8位，这也就意味着我们的指令地址是1的倍数而不是4的倍数，我们的PC自动机，先PC << 2，然后+4，之后再PC << 2，而对于branch指令，我们需要先offset << 2然后与PC + 4相加，之后再>> 2，最后赋给PC，这一点在设计的时候要尤为注意，后面的示例中，这个地方的设计是错误的，请读者来修改。