//二选一数据选择器module mux2_1(a0,a1,s,f)
input a0,a1,s;
output f;//默认是wire（线）变量
assign f=(s)?a1:a0;//assign 专门给线类型变量赋值
endmodulemodule mux2_1(a,s,f)
input s;
input [1:0]a；
output f;
reg f;//reg(寄存器型)
always()//while(1)
beginif(s)begin f=a[1]；endelse(!s)begin f=a[0]; end
end
endmodule//结束module mux2_1(a0,a1,s,f)//模块声明
input a0,a1,s;//管脚声明
output f;
reg temp;//变量定义
always()//功能实现
beginif(s)begin temp=a1；endelse(!s)begin temp=a0; end
end
assign f=temp;
endmodule//结束//四选一数据选择器