DTCO本质上是DSE。。。

文章A Novel Framework for DTCO: Fast and Automatic Routability
Assessment with Machine Learning for Sub-3nm Technology Options中提到：

std cell尺寸缩小不一定会在block模块级获得面积收益。。。得综合考虑，综合了设计侧就是DTCO。

文章Machine Learning-enhanced Multi-dimensional CoOptimization of Sub-10nm Technology Node Options中，有两张图很不错：

从早期工艺定义到最终的工艺ready是一个非常长且复杂的过程，有很多选择项，设计空间庞大。

衡量指标是两个，一个是CPU设计的TNS，一个是CPU设计的total power。寻找不同配方的帕累托前沿，这个沿上的组合就是多目标优化的帕累托最优点，从中选择。

TSMC的一篇blog介绍什么是DTCO：
https://www.tsmc.com/english/news-events/blog-article-20220615

从某种程度上来说，DTCO 就是其标签上所写的：设计和工艺技术共同优化，以提高性能、功率效率、晶体管密度和成本。新技术节点的 DTCO 通常涉及大量架构创新，而不仅仅是提供与上一代完全相同的结构，只是更小。

我们从 DTCO 获得的收益远非唾手可得。从定义下一代技术的第一天起，台积电工艺研发部门就需要与台积电设计研发部门合作开发 DTCO。两个团队都必须保持开放的心态，探索设计创新和工艺能力方面的可能性。在这个阶段提出了许多创新想法。其中一些可能过于激进，无法通过现有技术实现。其中一些可能最初看起来很有希望，但结果却不那么有用。目标是确定真正有价值的旋钮，这些旋钮可以实现技术 PPA 目标，而不仅仅是纯几何缩放。

一旦确定了 DTCO 旋钮，下一步就是通过突破“工艺窗口”的极限来最大化收益。这是一个密集、反复、反复的过程，需要调整所有旋钮和杠杆来找到工艺范围，以实现最佳 PPA，同时仍能以高产量和高良率生产。

为了确保这些 DTCO 创新带来的 PPA 优势能够在客户产品中实现，台积电与我们开放创新平台联盟中的 EDA 合作伙伴密切合作，以便他们的工具能够准确反映新的工艺设计规则，并充分利用新技术特性来优化设计，实现目标 PPA。

举个例子，我们在 7nm 代中取得了 DTCO 的重大成功。我们的第一个 FinFET 晶体管结构是在 16nm 代中采用的，我们开始将带有 3 个鳍片的晶体管封装到一个标准单元中，以提供与平面器件相比所需的驱动强度。由于分立鳍片的性质，第一代 FinFET 技术使用全局“鳍片网格”来最大限度地提高鳍片放置灵活性。这个“鳍片网格”设置了必须放置鳍片的预定义位置，并且全局“鳍片网格”适用于整个芯片，适用于逻辑和混合信号设计。（标准单元的优化）

当我们进入 7nm 时代时，我们发现全局“鳍片网格”可能不是实现最佳 PPA 的最佳选择。在 DTCO 探索期间引入了局部“鳍片网格”概念。这为优化标准单元鳍片位置和最小化寄生电阻和电容提供了灵活性。因此，与上一代相比，我们能够使用更少的鳍片来实现所需的性能，同时提高密度。与 10nm 工艺相比，DTCO 帮助我们的 7nm 工艺实现了超过 1.6 倍的逻辑密度、约 20% 的速度提升和约 40% 的功耗降低，这是台积电能够在我们的开放平台上向整个半导体行业提供世界上最先进逻辑工艺的第一代。自我们的 N7 工艺投入量产以来已经四年了，它仍然发展强劲，一波又一波的客户将其用于从 CPU 到消费电子产品的新应用。

7nm 节点的鳍片减少只是我们在最近几代技术中做出的众多 DTCO 创新之一，旨在最大限度地提高我们技术产品的 PPA 收益。DTCO 涵盖了台积电为提高技术价值而进行的所有创新，包括逻辑、SRAM、模拟、IO 以及介于两者之间的所有方面。本着同样的精神，我们还一直与客户合作开发 DTCO，以进一步增强我们的技术，并为他们的产品创造最大价值。台积电与客户之间的 DTCO 体现了我们推动行业向前发展的共生关系。