FPGA开发：Verilog数字设计基础

EDA技术

EDA指Electronic Design Automation，翻译为：电子设计自动化，最早发源于美国的影像技术，主要应用于集成电路设计、FPGA应用、IC设计制造、PCB设计上面。

而EDA技术就是指以计算机为工具，设计者在EDA软件平台上，用硬件描述语言Verilog HDL完成设计文件，然后由计算机自动完成逻辑编译、化简、分割、综合、优化、布局布线、仿真。

EDA涵盖了电子设计、仿真、验证、制造全过程的所有技术，诸如：系统设计与仿真，电路设计与仿真，印制电路板（PCB）设计与校验，集成电路（IC）版图设计、验证和测试，数字逻辑电路设计，模拟电路设计，数模混合设计，嵌入式系统设计，软硬件协同设计，芯片上系统（SoC）设计，可编程逻辑器件（PLD）和可编程系统芯片（SOPC）设计，专用集成电路（ASIC）和专用标准产品（ASSP）设计技术等。

EDA技术的出现极大提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

硬件描述语言HDL

HDL指硬件描述语言，即描述数字电路和系统的语言的统称。

例如，要编写FPGA的代码（即：描述FPGA电路结构）肯定得需要一种语言吧，那C/C++、Java、Python等一众软件语言可以吗？那肯定不行啊，软件语言无法描述出清楚的电路结构，也没有办法约定时钟、走线、端口等。简单一句话，它们没这个实力知道吧😎，所以这时候就需要专用的硬件描述语言HDL了。不过不像软件语言那样枝繁叶茂，经过近三十年的发展，只有Verilog HDL和VHDL二者最终脱颖而出，成为了公认的行业标准，两者逻辑相通。

假如要实现计数器的一个逻辑功能，可以通过编写Verilog语言，对计数器的功能进行描述，完成之后，使用Quarter软件对代码进行分析综合、布局布线等一系列操作，将生成的网表文件下载到FPGA开发板中。

那么在FPGA当中呢，就会实际生成一个硬件电路，其功能就是计数器的功能。

常见的HDL主要有以下4种：

VHDL

Verilog HDL

System Verilog

System C

其中VHDL和Verilog HDL在EDA设计中使用最多，也得到几乎所有的主流EDA工具的支持。而Syatem Verilog是Verilog的扩展与延伸。

简要介绍一下Verilog语言的发展历史：

1983年，由由GDA（GateWay Design Automation）公司的Phil Moorby首创，用作Verilog-XL仿真器的内部语言。

1989年，GDA公司被Cadence公司收购，Verilog HDL语言成为Cadence公司的私有财产。

1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI（Open Verilog International）组织，负责促进Verilog HDL语言的发展。

2001年，IEEE发布了Verilog HDL 1364-2001标准。在这个标准中，加入了Verilog HDL-A标准，使Verilog有了模拟设计描述的能力。

Verilog对VHDL的优势

相比于VHDL，Verilog有更广泛的设计群体，成熟的资源也远比VHDL丰富。并且Verilog是一种容易掌握的硬件编程语言（而VHDL需要Ada编程基础）。对于硬件语言学习，首选Verilog。

【注意】无论是Verilog HDL，还是VHDL，不仅包含了结构描述的功能，还包含仿真和验证的功能。对于Verilog HDL，约30%的语句用来实现电路设计，其余语句用于验证和仿真。

IP核简介

IP核，全称知识产权核（Intellectual Property core），在集成电路设计领域中扮演着重要角色。通俗地解释，IP核就是那些已经设计好、验证过，并可以重复使用的电路功能模块或设计模块。它们就像是构建积木一样，可以被设计师们用来快速搭建出复杂的集成电路系统，从而大大缩短设计周期，提高设计效率。

IP核主要分为3类：软IP（Soft IP Core）、固IP（Firm IP Core）和硬IP（Hard IP Core）。

软IP

软IP通常是用硬件描述语言（如VHDL或Verilog）编写的功能描述，它只定义了电路的行为和功能，而不涉及具体的电路实现细节（例如实现加法器功能，软核不在乎其内部是晶体管还是MOS管，设计者可自己选择）。这种形式的IP核具有高度的灵活性和可移植性，但需要在后续的设计过程中进行综合和验证。

想象一下，你是一位厨师，想要制作一道复杂的菜肴，比如法式炖鸡。在这道菜中，有许多关键的步骤和成分，比如腌制鸡肉、准备蔬菜、炖煮等。现在，我们来用烹饪的步骤来类比软IP核：
软IP核就像是一份详细的食谱。这份食谱用文字（就像硬件描述语言）详细描述了制作法式炖鸡的每一个步骤，包括需要哪些食材（就像电路中的元件）、食材的处理方式（就像元件的连接和配置）、以及烹饪的时间、温度等参数（就像电路的时序和性能要求）。但是，这份食谱并没有直接给你提供已经切好的蔬菜、腌制好的鸡肉或者加热好的锅具——它只是告诉你应该怎么做。
当你拿到这份食谱时，你需要自己准备食材、工具，并按照食谱上的指示一步步操作。这个过程中，你可能会根据自己的口味和经验对食谱进行一些调整（就像在设计过程中对软IP核进行一定程度的修改和优化）。
最终，当你按照食谱完成所有步骤后，你会得到一道美味的法式炖鸡。同样地，在集成电路设计中，当你使用软IP核并按照其描述完成电路设计后，你会得到一个具有特定功能的电路模块。
所以，软IP核就像是一份详细的食谱，它提供了实现某个功能所需的所有“配方”和“步骤”，但具体的“食材”和“烹饪过程”还需要设计者自己去准备和实现。这种方式使得设计过程更加灵活，可以根据不同的需求和条件进行调整和优化。

固IP

固IP在软IP的基础上，进一步完成了门电路级综合和时序仿真等设计环节，通常以门电路级网表的形式提供给用户。固IP比软IP更接近于物理实现，但仍然保留了一定的灵活性。

固IP就像是半成品菜肴。想象一下，你走进一家餐馆的后厨，发现已经有人为你准备好了法式炖鸡的大部分工作：鸡肉已经腌制好，蔬菜也已经切好并部分烹饪过，甚至连炖锅都已经加热到了适宜的温度，并加入了适量的汤底。你只需要将这些半成品组合起来，继续完成最后的炖煮过程，并可能根据个人口味进行微调，比如添加一些香料或调整火候。
固IP核在集成电路设计中，就像是部分预制的电路模块。这些模块已经完成了较为关键的设计，比如核心的逻辑功能已经实现，但可能还留有一些接口或参数供用户根据自己的需求进行配置或调整。这样，用户既可以利用已经完成的设计工作，又可以保持一定的设计灵活性和自定义能力。

硬IP

硬IP则提供了设计的最终阶段产品——掩膜（Mask），它经过了完全的布局布线，并已经针对特定工艺或购买商进行了优化。硬IP具有极高的可预见性和可靠性，但相对缺乏灵活性。

硬IP就像是即食菜肴或者已经做好的成品菜肴。在烹饪的类比中，这就像是走进一家餐馆，直接点了一份法式炖鸡，餐馆的服务员直接把已经烹饪好的、热气腾腾的菜肴端到你的面前。你不需要再去做任何准备或加工，只需要享受这道菜肴的美味即可。
在集成电路设计中，硬IP核就是经过完整设计和验证的、可以直接用于生产的电路模块。这些模块通常已经针对特定的工艺或性能要求进行了优化，用户只需要将它们集成到自己的设计中，并按照既定的接口进行连接即可。硬IP核提供了极高的可靠性和可预测性，但相对而言，设计灵活性较低，不太容易进行大规模的修改或定制。

Verilog抽象层级

Verilog的5种模型类型分别代表了电路设计的不同抽象级别，它们分别是系统级（System Level）、算法级（Algorithmic Level）、RTL级（Register Transfer Level）、门级（Gate Level）和开关级（Switch Level）。下面是对这五种模型类型的详细介绍：

1. 系统级（System Level）

描述内容：系统级模型使用语言提供的高级结构来实现待设计模块的外部性能。它主要关注系统的整体功能和行为，而不深入到底层的硬件实现细节。

系统级模型就像城市规划师制定城市的发展蓝图。他们考虑的是整个城市的布局、交通网络、公共服务设施等宏观层面的设计，而不深入到具体的建筑结构和材料选择。他们关注的是整个系统的功能性和协调性。

2. 算法级（Algorithmic Level）

描述内容：算法级模型利用语言提供的高级结构来实现算法的运行。它关注于算法的逻辑和实现方式，而不直接涉及硬件电路的具体实现。

算法级模型类似于烹饪食谱。食谱详细说明了制作一道菜所需的步骤和原材料，但它不关注你使用什么样的锅碗瓢盆，也不关心你是用电炉还是煤气灶。它专注于算法的逻辑和流程，即如何达到最终的结果。

3. RTL级（Register Transfer Level）

描述内容：RTL级模型描述数据在寄存器之间的流动和如何处理这些数据，以及控制这些数据流动的机制。它是硬件电路设计与行为描述之间的桥梁，与逻辑电路有明确的对应关系。

RTL级模型就像是组装家具的过程。在这个阶段，你已经有了各个部件（如木板、螺丝、连接件等），并且知道它们是如何通过说明书上的步骤组装在一起的。这类似于在RTL级，你知道了各个寄存器之间的数据流和控制信号，以及如何通过这些寄存器来实现电路的功能。

4. 门级（Gate Level）

描述内容：门级模型直接描述逻辑门以及逻辑门之间的连接关系。它关注于电路的基本构建块（如与门、或门、非门等）及其组合方式，与逻辑电路有明确的连接关系。

门级模型就像是用积木搭建一个复杂的结构。在这个阶段，你关注的是积木（即逻辑门）之间的连接方式和布局，以构建出你想要的形状和功能。每个积木（逻辑门）都有它特定的功能（如与、或、非等），你需要通过合理的组合来实现你的设计目标。

5. 开关级（Switch Level）

描述内容：开关级模型描述器件中三极管和存储节点以及它们之间的连接关系。它深入到电路的物理层面，关注于晶体管级别的电路行为。

开关级模型则更像是深入到电子设备内部进行修理。在这个阶段，你需要了解每个元件（如晶体管、电阻、电容等）的物理特性和它们之间的连接方式。你可能需要替换损坏的元件，或者调整电路的连接方式以修复故障。这类似于在开关级，你需要对电路的物理层面有深入的理解，以便进行精确的修复和优化。

HDL综合

HDL综合（Hardware Description Language Synthesis）是电子设计自动化（EDA）中的一个关键步骤，它涉及将硬件描述语言（如Verilog或VHDL）编写的较高层次设计描述（行为级描述）自动转化为较低层次的电路描述或网表（门极形式的模块）。（在这个过程中，综合工具会根据设计约束和优化目标，将抽象的设计转化为可实现的硬件电路。）

通过综合，会产生由与门、或门、非门组成的加法器、比较器、三态门等组合逻辑。

HDL仿真

仿真是对电路模块进行动态的全面测试。

通过观察测试模块的输出信号是否符合要求，可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。

1. 前（RTL）仿真

假设你正在设计一个简单的计数器模块，使用Verilog HDL编写RTL代码。该计数器模块具有两个输入信号（时钟clk和复位rst_n），一个输出信号（计数值count）。在编写完RTL代码后，你会使用仿真工具（如ModelSim、VCS等）进行前仿真。

仿真过程：

1、加载RTL代码到仿真工具中。
2、设置输入信号的波形，例如时钟信号clk为周期性信号，复位信号rst_n在开始时为低电平，之后拉高。
3、运行仿真，观察输出信号count是否按照预期在每个时钟上升沿递增，并在复位信号为低时重置为0。
4、如果发现任何问题（如计数错误、复位不生效等），则回到RTL代码进行调试和修改。

2. 逻辑网表仿真

在RTL代码通过前仿真后，你会将其提交给综合工具（如Design Compiler）进行综合，生成逻辑网表。逻辑网表描述了电路的逻辑连接关系，但尚未进行物理实现。

仿真过程：

1、使用综合工具生成逻辑网表。
2、将逻辑网表加载到仿真工具中。
3、设置与前（RTL）仿真相同的输入信号波形。
4、运行仿真，验证综合后的逻辑网表是否仍然满足设计要求。特别注意检查任何由于综合优化而可能引入的问题。

3. 门级仿真

在门级仿真阶段，你可能已经完成了电路的初步布局布线规划，或者至少有了门级网表的详细描述。门级网表包含了具体的门级单元（如与门、或门、触发器等）及其连接关系。

仿真过程：

1、加载门级网表到仿真工具中。
2、设置输入信号的波形，并考虑门级单元的时序特性。
3、运行仿真，观察输出信号的时序特性是否符合设计要求。特别注意检查时钟路径、关键路径等关键部分的时序违例。
4、如果发现时序违例或其他问题，则可能需要调整布局布线规划或回到RTL代码进行综合优化。

4. 布线后仿真（后仿真）

在芯片的物理布局布线完成后，你会进行后仿真以验证芯片在实际物理环境下的性能。

仿真过程：

1、加载布线后的门级网表到仿真工具中。该网表包含了实际的物理布局和布线信息。
2、设置与实际工作环境相似的输入信号波形和条件（如温度、电压等）。
3、运行仿真，观察芯片在实际物理环境下的性能表现。特别注意检查时序、功耗、温度等关键参数是否符合设计要求。
4、如果发现任何问题（如时序违例、功耗过高、温度过高等），则可能需要调整物理布局布线或重新进行综合优化。