摘要
本文面向零基础读者，全面详解 Verilog 与 VHDL 两大主流硬件描述语言（HDL）的核心概念、典型用法及开发流程。文章在浅显易懂的语言下，配合多组可在线验证的示例代码、PlantUML 电路结构图，让你在 EDA Playground 上动手体验数字电路设计与仿真，并深入了解从 HDL 编写到 FPGA 板级验证的完整流程。
目录
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HDL 简介
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Verilog 入门
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2.1 语法结构
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2.2 数据类型与常用运算
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2.3 并行与时序语句
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Verilog 实例演练
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3.1 2:1 多路选择器
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3.2 4:1 解码器
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3.3 8 位二进制计数器
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3.4 状态机：简易流水灯
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VHDL 入门
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4.1 基本语法
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4.2 类型系统
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4.3 过程语句与并行块
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VHDL 实例演练
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5.1 D 触发器
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5.2 同步二进制计数器
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5.3 移位寄存器
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5.4 UART 接收模块雏形
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在线仿真平台：EDA Playground 使用技巧
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从仿真到综合：FPGA 开发流程概览
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板级验证：LED 闪烁与串口测试
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高阶进阶：FSM 设计与时序约束
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总结与下一步学习路线
1. HDL 简介
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硬件描述语言（HDL）：用来描述数字电路结构与行为的“编程语言”。可用于
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仿真（Simulation）：验证逻辑功能
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综合（Synthesis）：生成门级网表并映射到 FPGA/ASIC
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主流 HDL：
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Verilog：语法简洁、接近 C 语言，社区活跃
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VHDL：语法严谨、类型系统丰富，适合大型工程
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应用场景：从简单的逻辑门电路到复杂的 CPU 内核、高速接口协议，都可用 HDL 实现
2. Verilog 入门
2.1 语法结构
module 模块名 (// 端口列表input wire clk,input wire rst_n,input wire [7:0] data_in,output wire [7:0] data_out
);// 内部信号reg [7:0] tmp;// 行为或结构描述always @(posedge clk or negedge rst_n) beginif (!rst_n) tmp <= 0;else tmp <= data_in;endassign data_out = tmp;
endmodule
2.2 数据类型与常用运算
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net 类型（wire）：表示连线、用于 assign
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reg 类型：存储元素
