#工作记录#
俗话说不会玩连连看的工程师不是一个好的SoC工程师。
在做集成工作的时候，集成连线估计是一件比较繁琐且容易出错的事情，连线类型定义出错、位宽问题、连线众多等等问题，此时使用由Veripool带来的verilog_mode简直是令人神清气爽。
下面直接上官网连接：(英文好的直接看这个吧非常详细的)
Veripool
然后上个简单的例子，在emacs（类似gvim的编辑器）中按Ctrl C然后按Ctrl A就能开始自动生成，Ctrl C 然后按Ctrl K就恢复到没有自动生成的模式。
module example_0(/*AUTOINPUT*//*AUTOOUTPUT*//*AUTOINOUT*/
);/*AUTOREG*/
/*AUTOWIRE*//*example AUTO_TEMPLATE(.example_0 (),.example_1 (@_abc),
);
*/example u_example(/*AUTOINST*/);endmodule//Local Variables:
//verilog-library-directories:(".")
//End:local添加工具功能方法如下：
