数字IC后端项目简历模版

新一年的IC秋招即将来临,应各位读者要求,小编周末抽空编写了一份数字IC后端设计实现项目相关简历模版。本次列出了社区四大IC后端项目的相关要点。大家可以根据自己的实际情况来做适当的修改调整。

截止目前共有4个应届生学过这四个IC后端课程。这几个课程都学过的同学,完全可以全部写到自己的简历中。根据最新的市场行情,今年把低功耗四核A7 Top或T12nm(FinFet工艺)项目认真做过的同学,秋招至少会有3个offer。

整个项目简历部分小编是先在IC技能这项写一个总技能的总结,然后再按照自己做过项目来具体写每个项目自己所做的工作以及掌握到的具体工作技能。

PS:小编弟子班学员可以学社区所有后端课程(包含一年服务器使用+12次一对一线上线下技术指导)。今年弟子班招募预计6月份开启!仅收5个名额!

数字IC后端先进工艺设计实现之TSMC 12nm 6Track工艺数字IC后端实现重点难点盘点

数字IC后端设计实现 | PR工具中到底应该如何控制density和congestion?(ICC2&Innovus)

数字IC实战后端项目| 必须掌握的28个SoC低功耗项目经验!

IC(工作)技能

熟练掌握IC后端设计实现全流程Flow,熟练使用Innovus,Starrc,PrimeTime,Calibre,Redhawk和Formality等主流EDA工具。熟练掌握Block Level,Hierarchical层次化设计和低功耗设计的物理全流程实现方法。熟练掌握Double Patterning(FinFet) Process的后端物理实现方法。熟悉复杂时钟结构设计的分段长clock tree方法。熟悉tcl脚本,可以根据项目需求写一些应用脚本。

项目经历

项目1:基于TSMC 28nm低功耗四核A7 Top Hierarchical Flow的物理实现

负责该项目整个CPU子系统设计的后端全流程实现。该子系统包括cortexa7core,a7top以及a7top_wrapper三大模块。该设计最终signoff为1.8GHz tt1v25c +rccworstT,4.5mm2。

1)项目前期快速完成子系统各个模块面积,性能,功耗的评估工作,为芯片顶层提供可靠数据支撑

2)基于顶层release的cpu子系统的def文件进行各个子模块的partition和pin assignment

3)CPU子系统各子模块的Floorplan,Powerplan工作以及当前阶段的Calibre base layer drc和powerplan drc检查

4)根据低功耗设计实现需求编写upf文件,通过verifyPowerDomain验证power intent

5)每个阶段实现结果的checklist检查脚本编写

6)根据顶层接口的Timing不断调整子模块内部和top only相关的时序

7)基于design netlist Trace时钟结构,并制定长clock tree策略

8)根据子模块cortexa7core内部clock tree长度优化a7top的clock tree

9)利用useful skew,early clock flow,high effort flow,power aware flow,signal ndr 等方法优化PPA

10)A7 Top common clock tree shielding处理

11)A7top isolation cell和A7topwrapper level shift cell选型及摆放

12)A7topwrapper level shift cell secondary pg pin routing方法及2nd pg net的电阻检查

13)CPU子系统Hierarchical Timing Signoff和Flatten Timing Signoff

14)基于PrimeTime session,利用dmsa flow进行leakage ,setup,hold,recovery,removal,max transition,max cap violation的优化和修复

15)CPU子系统各个模块LVS检查及Flatten LVS debug和修复

16)CPU子系统各个模块的Redhawk IR Drop分析和Flatten IR Drop分析

项目2:基于TSMC12nm 6Track 11M_2Xa1Xd3Xe2Y2R_URDL 的ARM A72(A55)的物理实现

负责该项目maia_cpu的物理实现全流程,该设计最终signoff为2.5GHz tt1v25c +rccworstT,1.12mm2。通过这个项目主要掌握了以下技能:

1)熟悉先进工艺N7,S8,T12,T16等先进工艺在工艺制程上的不同以及对应标准单元的layout结构

2)熟悉T16和T12两种工艺下的PPA性能差异

3)掌握T12nm 6Track和9Track在数字后端实现阶段实现细节以及它们之间的差异性

4)掌握T12nm在Floorplan阶段需要特殊处理的细节,比如memory摆放的原则,方法,注意事项和core2die间距设置等

5)掌握基于ARM A72的data flow,不断调整memory和标准单元模块分布来优化时序和面积

6)掌握T12nm powerplan电源网络的via pillar打法(with/without power switch cell两种方案)

7)掌握T12nm powerplan阶段给tapcell 2nd pg pin routing的方法及checklist检查

8)掌握T12nm floorplan和powerplan后的Calibre DRC检查方法及流程

9)掌握T12nm TCD和Clamp Cell添加的原则,方法及其注意事项

10)掌握通过定义cell edge类型和cell edge spacing等physical约束提前规避Physical DRC

11)掌握A72设计的各种PPA优化方法

12)掌握T12nm常见DRC Violation分析和修复方法

13)掌握T12nm Macro出pin附近的P48相关DRC规避方法

14)掌握chipfinish阶段添加Via1的方法

15)掌握根据T12nm Timing Signoff文档setup timing signoff flow(Global Variation+Location Variation)

16)掌握T12nm Timing Signoff流程和Timing ECO流程

17)掌握T12nm的Calibre Dummy Insertion流程

18)掌握T12nm A72的Calibre DRC/ANT/ERC/LVS修复方法(GO Loop,Odd cycle ,VIA0 Spacing,VTS Spacing,COPE.L2等DRC Violation,LVS Debug方法)

项目3:基于TSMC40nm复杂时钟设计Clock Gen的物理实现

负责该clock gen设计的物理实现全流程,该设计共有100个时钟clock,最高clock 频率signoff为1.25GHz ss0p81v125c +rccworst。通过这个项目主要掌握了以下技能:

1)熟练使用Verdi和Innovus工具Trace Clock Tree结构

2)根据自己画的时钟结构图编写分段长Clock Tree的SDC

3)熟悉SDC约束和Clock SPEC之间的映射关系

4)掌握根据实现需求对clock spec进行修改优化clock tree方法

5)掌握多时钟clock tree质量分析,Debug及结果优化方法

6)掌握分段长clock tree基本思想和实现方法

7)通过PrimeTime的Timing Signoff分析

8)Clock Tree功耗分析及优化

项目4:基于TSMC 28nm ARM Cortexa7core的物理实现

负责该项目cortexa7core的物理实现全流程,包括从Netlist开始的设计导入,Floorplan,Powerplan,Placement,时钟树综合,PPA优化,Route DRC修复,寄生参数提取,Timing Signoff,物理验证DRC,ERC,LVS到Redhawk的IR Drop分析。PPA数据1P10M5X2Y2Z @1.2GHz, 0.75mm2, leakage 10mw。

1)学习了解 TSMC28 nm 的工艺及项目采用的 metal stack(1P10M5X2Y2Z)

2)根据 ARM 提供的A53 reference floorplan 以及顶层指定的 port location 来做 floorplan

3)学习了解 powerplan 制定的依据,策略以及常见 powerplan 的结构

4)学习了解Power Switch Cell的结构,了解带power switch cell的供电原理及powerplan结构

5)通过项目更深入理解powerplan对绕线的影响(可以分享案例)

6)根据 placement 的结果,采取添加 bound/region,设置 group path 等方法来优化 timing

7)设置 cts 相关参数。比如通过指定 clock inverter,icg 等 cell 类型限制工具做时钟树使用的 clock cell;设置target latency 和 target skew 等参数使得做出来的 tree 更短更平

8)根据时钟树综合结果,学会了利用工具自带的 clock tree debugger(CTD) 来分析时钟结构以及时钟树质量

9)学会分析设计中实际最长clock tree path和物理最长clock tree path,并基于此来分析时钟树的合理性

10)了解掌握分段长时钟树的方法以及它的优缺点(做长common clock path)

11)学会根据innovus绕线后的DRC结果来分析和修复DRC violation

12)学习了解寄生参数 RC 的提取流程,并学会了借助 RC 抽取产生的 short 和 open 文件来定位 short 和 open 的情况

13)学习熟悉静态时序分析 Prime Time 的流程,建立 dmsa flow;掌握在 Prime Time 中修复 setup time,hold time ,max_transition,max_capacitance 等 violation 的修复

14)熟练掌握把PT dmsa或手修的Timing ECO脚本做到Innovus中并完成refinePlace和ecoRoute

15)熟练掌握innovus中clock transition和其他max fanout引起transiition violation的修复方法

16)学习了解 calibre drc 检查原理以及 DRC 检查的流程;从 Innovus 中导出 gds,到把标准单元和 macro 的gds merge 到设计中去,最后基于 foundary 提供的 DRC Rule 进行 DRC 检查

17)了解掌握block level的dummy insertion流程,主要包含OD,Poly,Metal和VIA dummy的插入

18)了解掌握把dummy gds append到design gds中做DRC的检查

19)掌握把Calibre DRC结果导入到Innovus中定位DRC位置并在innovus中修复DRC

20)学习了解物理验证 LVS 的原理,学习了解在 calibre 中添加 POWER 和 Ground 的 TEXT 的方法,把设计 gds

(工具自动根据 GDS 抽出对应的 spice 格式网表)与 v2lvs 产生的 spice 格式的 netlist 进行比对,最后 LVS pass

21)学习了解常见LVS错误的debug思路和修复方法

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