基于QC-LDPC编码的循环移位网络的FPGA实现

一、桶式移位寄存器(barrel shifter) 

        八位桶式移位寄存器的VHDL实现如下，由于每一层结构相似，于是采用生成语句for_generate实现，使用该代码实现的RTL级分析和理论的结构一致，仿真结果也符合预期。 

entity barrel_shift isGENERIC(DATA_WIDTH:   INTEGER:=8;CTRL_WIDTH:   INTEGER:=3);Port (DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);CTRL:       IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0));
end barrel_shift;architecture Behavioral of barrel_shift is
SIGNAL LAYER_1_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);
SIGNAL LAYER_2_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);
SIGNAL LAYER_3_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);
beginLAYER_1:FOR I IN 0 TO 7 GENERATEG1:IF I<=3 GENERATELAYER_1_TEMP(I)<=DATA_IN(I)WHEN CTRL(2)='0'ELSE DATA_IN(I+4);END GENERATE G1;G2:IF I>3 GENERATE                                              LAYER_1_TEMP(I)<=DATA_IN(I)WHEN CTRL(2)='0'ELSE DATA_IN(I-4);END GENERATE G2;                                                 END GENERATE LAYER_1;LAYER_2:FOR I IN 0 TO 7 GENERATEG3:IF I<=5 GENERATELAYER_2_TEMP(I)<=LAYER_1_TEMP(I)WHEN CTRL(1)='0'ELSE LAYER_1_TEMP(I+2);END GENERATE G3;G4:IF I>5 GENERATE                                              LAYER_2_TEMP(I)<=LAYER_1_TEMP(I)WHEN CTRL(1)='0'ELSE LAYER_1_TEMP(I-6);END GENERATE G4;                                                 END GENERATE LAYER_2;LAYER_3:FOR I IN 0 TO 7 GENERATEG5:IF I<=6 GENERATELAYER_3_TEMP(I)<=LAYER_2_TEMP(I)WHEN CTRL(0)='0'ELSE LAYER_2_TEMP(I+1);END GENERATE G5;G6:IF I>6 GENERATE                                              LAYER_3_TEMP(I)<=LAYER_2_TEMP(I)WHEN CTRL(0)='0'ELSE LAYER_2_TEMP(I-7);END GENERATE G6;                               END GENERATE LAYER_3;    DATA_OUT<=LAYER_3_TEMP;end Behavioral;

二、QSN网络

 2.1LSN网络

        该网络的VHDL代码和RTL分析如下 

entity LSN_9x8_network isGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);LSN_CTRL:   IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0));
end LSN_9x8_network;architecture Behavioral of LSN_9x8_network is
SIGNAL LAYER_1_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-9 DOWNTO 0);
SIGNAL LAYER_2_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-5 DOWNTO 0);
SIGNAL LAYER_3_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-3 DOWNTO 0);
SIGNAL LAYER_4_TEMP:    STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);
beginLAYER_1:FOR I IN 0 TO 0 GENERATEG1:IF I=0 GENERATELAYER_1_TEMP(I)<=DATA_IN(I)WHEN LSN_CTRL(3)='0'ELSE DATA_IN(I+8);END GENERATE G1;                                       END GENERATE LAYER_1;LAYER_2:FOR I IN 0 TO 4 GENERATE--5G2:IF I=0 GENERATELAYER_2_TEMP(I)<=LAYER_1_TEMP(I)WHEN LSN_CTRL(2)='0'ELSE DATA_IN(I+4);END GENERATE G2; G3:IF I>0 GENERATELAYER_2_TEMP(I)<=DATA_IN(I)     WHEN LSN_CTRL(2)='0'ELSE DATA_IN(I+4);END GENERATE G3;                                               END GENERATE LAYER_2;LAYER_3:FOR I IN 0 TO 6 GENERATE--7G4:IF I<=2 GENERATELAYER_3_TEMP(I)<=LAYER_2_TEMP(I)WHEN LSN_CTRL(1)='0'ELSE LAYER_2_TEMP(I+2);END GENERATE G4; G5:IF I>2 AND I<=4 GENERATELAYER_3_TEMP(I)<=LAYER_2_TEMP(I)WHEN LSN_CTRL(1)='0'ELSE DATA_IN(I+2);END GENERATE G5;G6:IF I>4 GENERATELAYER_3_TEMP(I)<=DATA_IN(I)     WHEN LSN_CTRL(0)='0'ELSE DATA_IN(I+2);END GENERATE G6;                 END GENERATE LAYER_3;    LAYER_4:FOR I IN 0 TO 7 GENERATE---8G7:IF I<=5 GENERATELAYER_4_TEMP(I)<=LAYER_3_TEMP(I)WHEN LSN_CTRL(0)='0'ELSE LAYER_3_TEMP(I+1);END GENERATE G7; G8:IF I=6 GENERATELAYER_4_TEMP(I)<=LAYER_3_TEMP(I)WHEN LSN_CTRL(0)='0'ELSE DATA_IN(I+1);END GENERATE G8;G9:IF I>6 GENERATELAYER_4_TEMP(I)<=DATA_IN(I)     WHEN LSN_CTRL(0)='0'ELSE DATA_IN(I+1);END GENERATE G9;                         END GENERATE LAYER_4; DATA_OUT<=LAYER_4_TEMP(DATA_WIDTH-2 DOWNTO 0);end Behavioral;

 2.2RSN网络 

 9x9的右移网络的VHDL实现和RTL分析如下

entity RSN_9x9_network isGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);RSN_CTRL:   IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0));
end RSN_9x9_network;architecture Behavioral of RSN_9x9_network isCOMPONENT LSN_9x8_network ISGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);LSN_CTRL:   IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0));END COMPONENT;
beginLSN_9X8:LSN_9x8_networkGENERIC MAP(DATA_WIDTH  =>  DATA_WIDTH,CTRL_WIDTH  =>  CTRL_WIDTH)PORT MAP(   DATA_IN(0)  =>  DATA_IN(8),DATA_IN(1)  =>  DATA_IN(7),DATA_IN(2)  =>  DATA_IN(6),DATA_IN(3)  =>  DATA_IN(5),DATA_IN(4)  =>  DATA_IN(4),DATA_IN(5)  =>  DATA_IN(3),DATA_IN(6)  =>  DATA_IN(2),DATA_IN(7)  =>  DATA_IN(1), DATA_IN(8)  =>  DATA_IN(0),   LSN_CTRL    =>  RSN_CTRL,DATA_OUT(0) =>  DATA_OUT(8),DATA_OUT(1) =>  DATA_OUT(7),DATA_OUT(2) =>  DATA_OUT(6),DATA_OUT(3) =>  DATA_OUT(5),DATA_OUT(4) =>  DATA_OUT(4),DATA_OUT(5) =>  DATA_OUT(3),DATA_OUT(6) =>  DATA_OUT(2),DATA_OUT(7) =>  DATA_OUT(1));              DATA_OUT(0) <=  DATA_IN(0);
end Behavioral;

  2.3MN网络

entity MN_9x9_network isGENERIC(DATA_WIDTH:   INTEGER:=9);Port (LSN_DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);RSN_DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);M_CTRL:         IN  STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);DATA_OUT:       OUT STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0));
end MN_9x9_network;architecture Behavioral of MN_9x9_network is
beginG1:FOR I IN 0 TO DATA_WIDTH-2 GENERATEDATA_OUT(I)<=RSN_DATA_IN(I) WHEN M_CTRL(I)='0' ELSE LSN_DATA_IN(I);END GENERATE G1;DATA_OUT(8)<='0' WHEN FALSE ELSE RSN_DATA_IN(8);
end Behavioral;

 2.4控制模块 

 控制模块的VHDL实现和仿真波形图如下

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;entity CTRL isGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (CLK:        IN  STD_LOGIC;RST_N:      IN  STD_LOGIC;EN:         IN  STD_LOGIC;SHIFT_NUM:  IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);M:          OUT STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);LSN_SHIFT:  OUT STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);RSN_SHIFT:  OUT STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0); VALID:      OUT STD_LOGIC  );
end CTRL;architecture Behavioral of CTRL isbeginLSN_SHIFT_GE:PROCESS(CLK,RST_N)BEGINIF RST_N='0'THENLSN_SHIFT<=(OTHERS=>'0');ELSIF RISING_EDGE(CLK) THENIF EN='1'THENLSN_SHIFT<=SHIFT_NUM;END IF;END IF;END PROCESS;RSN_SHIFT_GE:PROCESS(CLK,RST_N)BEGINIF RST_N='0'THENRSN_SHIFT<=(OTHERS=>'0');ELSIF RISING_EDGE(CLK) THENIF EN='1'THENRSN_SHIFT<=9-SHIFT_NUM;END IF;END IF;END PROCESS;M_GE:PROCESS(CLK,RST_N)BEGINIF RST_N='0'THENM<=(OTHERS=>'0');ELSIF RISING_EDGE(CLK) THENIF EN='1'THENIF SHIFT_NUM>=9 THEN M(0)<='0';ELSE M(0)<='1';END IF;IF SHIFT_NUM>=8 THEN M(1)<='0';ELSE M(1)<='1';END IF;IF SHIFT_NUM>=7 THEN M(2)<='0';ELSE M(2)<='1';END IF;IF SHIFT_NUM>=6 THEN M(3)<='0';ELSE M(3)<='1';END IF;IF SHIFT_NUM>=5 THEN M(4)<='0';ELSE M(4)<='1';END IF;IF SHIFT_NUM>=4 THEN M(5)<='0';ELSE M(5)<='1';END IF;IF SHIFT_NUM>=3 THEN M(6)<='0';ELSE M(6)<='1';END IF;IF SHIFT_NUM>=2 THEN M(7)<='0';ELSE M(7)<='1';END IF;END IF;END IF;END PROCESS;VALID_GE:PROCESS(CLK,RST_N)BEGINIF RST_N='0'THEN                 VALID<='0';            ELSIF RISING_EDGE(CLK) THEN      IF EN='1'THENVALID<='1';       ELSEVALID<='0';       END IF;END IF;END PROCESS;
end Behavioral;

  2.5顶层

        顶层的作用是将子模块例化，VHDL实现和RTL分析如下

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;entity QSN_9x9_network isGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (CLK:        IN  STD_LOGIC;RST_N:      IN  STD_LOGIC;EN:         IN  STD_LOGIC;SHIFT_NUM:  IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);VALID:      OUT STD_LOGIC);
end QSN_9x9_network;architecture Behavioral of QSN_9x9_network isCOMPONENT LSN_9x8_network ISGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);LSN_CTRL:   IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0));END COMPONENT;COMPONENT RSN_9x9_network ISGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);RSN_CTRL:   IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);DATA_OUT:   OUT STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0));END COMPONENT;COMPONENT MN_9x9_network ISGENERIC(DATA_WIDTH:   INTEGER:=9);Port (LSN_DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);RSN_DATA_IN:    IN  STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);M_CTRL:         IN  STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);DATA_OUT:       OUT STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0));END COMPONENT;COMPONENT CTRL ISGENERIC(DATA_WIDTH:   INTEGER:=9;CTRL_WIDTH:   INTEGER:=4);Port (CLK:        IN  STD_LOGIC;RST_N:      IN  STD_LOGIC;EN:         IN  STD_LOGIC;SHIFT_NUM:  IN  STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);M:          OUT STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);LSN_SHIFT:  OUT STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);RSN_SHIFT:  OUT STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0); VALID:      OUT STD_LOGIC  );END COMPONENT;
--CTRL
SIGNAL M_CTRL:      STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);
SIGNAL LSN_SHIFT:   STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);
SIGNAL RSN_SHIFT:   STD_LOGIC_VECTOR(CTRL_WIDTH-1 DOWNTO 0);
SIGNAL CTRL_EN:     STD_LOGIC;
--LSN
SIGNAL LSN_OUT:     STD_LOGIC_VECTOR(DATA_WIDTH-2 DOWNTO 0);
--RSN
SIGNAL RSN_OUT:     STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);
--MN_OUT
SIGNAL OUT_REG:     STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);
SIGNAL DATA_OUT_REG:STD_LOGIC_VECTOR(DATA_WIDTH-1 DOWNTO 0);
--VALID_REG
SIGNAL VALID_REG:   STD_LOGIC;
beginCTRL_GE:CTRLGENERIC MAP(DATA_WIDTH =>   DATA_WIDTH,CTRL_WIDTH =>   CTRL_WIDTH)PORT MAP(CLK        =>   CLK,RST_N      =>   RST_N,EN         =>   EN,SHIFT_NUM  =>   SHIFT_NUM,M          =>   M_CTRL,LSN_SHIFT  =>   LSN_SHIFT,RSN_SHIFT  =>   RSN_SHIFT,VALID      =>   CTRL_EN);LSN:LSN_9x8_networkGENERIC MAP(DATA_WIDTH =>   DATA_WIDTH,CTRL_WIDTH =>   CTRL_WIDTH)PORT MAP(DATA_IN    =>   DATA_IN,  LSN_CTRL   =>   LSN_SHIFT,DATA_OUT   =>   LSN_OUT);RSN:RSN_9x9_networkGENERIC MAP(DATA_WIDTH =>   DATA_WIDTH,CTRL_WIDTH =>   CTRL_WIDTH)PORT MAP(DATA_IN    =>   DATA_IN,  RSN_CTRL   =>   RSN_SHIFT,DATA_OUT   =>   RSN_OUT);MN:MN_9x9_networkGENERIC MAP(DATA_WIDTH =>   DATA_WIDTH)PORT MAP(  LSN_DATA_IN=>   LSN_OUT,RSN_DATA_IN=>   RSN_OUT,M_CTRL     =>   M_CTRL,DATA_OUT   =>   OUT_REG);OUT_GE:PROCESS(CLK,RST_N)BEGINIF RST_N='0'THENDATA_OUT_REG<=(OTHERS=>'0');ELSIF RISING_EDGE(CLK)THENIF CTRL_EN='1'THENDATA_OUT_REG<=OUT_REG;END IF;END IF;END PROCESS;DATA_OUT<=DATA_OUT_REG;VALID_REG_GE:PROCESS(CLK,RST_N)BEGINIF RST_N='0'THENVALID_REG<='0';ELSIF RISING_EDGE(CLK)THENIF CTRL_EN='1'THENVALID_REG<='1';ELSEVALID_REG<='0';END IF;END IF;END PROCESS;VALID<=VALID_REG;end Behavioral;

        使用时钟CLK和复位信号RST_N控制时序，并加入输入输出使能信号。最后实现的结果如下，可以看到左循环移位1~9的结果均正确。 

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：http://www.mzph.cn/news/652437.shtml

如若内容造成侵权/违法违规/事实不符，请联系多彩编程网进行投诉反馈email:809451989@qq.com，一经查实，立即删除！

相关文章

从关键新闻和最新技术看AI行业发展（2024.1.15-1.28第十五期） |【WeThinkIn老实人报】

从关键新闻和最新技术看AI行业发展（2024.1.15-1.28第十五期） |【WeThinkIn老实人报】

Rocky Ding 公众号&#xff1a;WeThinkIn 写在前面 【WeThinkIn老实人报】旨在整理&挖掘AI行业的关键新闻和最新技术&#xff0c;同时Rocky会对这些关键信息进行解读&#xff0c;力求让读者们能从容跟随AI科技潮流。也欢迎大家提出宝贵的优化建议&#xff0c;一起交流学习&…
阅读更多...
GEE数据集——MOD13A1.006Terra星搭载的中分辨率成像光谱仪获取的L3级植被指数产品

GEE数据集——MOD13A1.006Terra星搭载的中分辨率成像光谱仪获取的L3级植被指数产品

数据名称&#xff1a; MOD13A1.006 Modis 16天 Terra 500m 数据来源&#xff1a; NASA 时空范围&#xff1a; 2000-2022年 空间范围&#xff1a; 全国 波段 名称波段单位最小值最大值比例因子波长描述NDVIB1NDVI-2000100000.0001Normalized Difference Vegetation…
阅读更多...
for循环里i++和++i的区别

for循环里i++和++i的区别

主要有以下三个区别&#xff1a; 1、i是先改变i的值即加1后再使用i的值&#xff1b;而i是先使用i的值在改变它的值即加。 2、for循环内部仅形式不同&#xff1a;当i循环和i循环在for循环内部&#xff0c;虽然形式上明显不同&#xff0c;但输出结果可以一样。 public static …
阅读更多...
“群载波”全频强插无线应急广播在高速公路交通管控中的应用

“群载波”全频强插无线应急广播在高速公路交通管控中的应用

一、“群载波”全频强插应急广播系统基本概念 群载波应急广播系统的技术是北京恒星科通科技发展有限公司技术总监刘军先生多年从事无线通信与应急通信产品的研发&#xff0c;突破传统无线电理论&#xff0c;开创性地提出了“群载波”通信理论&#xff0c;并亲自投入很大精力潜心…
阅读更多...
docker 安装python3.8环境镜像并导入局域网

docker 安装python3.8环境镜像并导入局域网

一、安装docker yum -y install docker docker version #显示 Docker 版本信息 可以看到已经下载下来了 拉取镜像python3镜像 二、安装docker 中python3环境 运行本地镜像&#xff0c;并进入镜像环境 docker run -itd python-38 /bin/bash docker run -itd pyth…
阅读更多...
Steam游戏免费玩 gamebox 一起来玩幻兽帕鲁吧

Steam游戏免费玩 gamebox 一起来玩幻兽帕鲁吧

steam大作免费畅玩 幻兽帕鲁也有资源 UI设计精美 还有补票链接&#xff0c;点击一下&#xff0c;就能跳转至Steam商店 可以自定义安装位置 下载链接 gamebox&#xff1a;https://rssm666.lanzn.com/b039g6dqj
阅读更多...
如何用一根网线和51单片机做简单门禁[带破解器]

如何用一根网线和51单片机做简单门禁[带破解器]

仓库:https://github.com/MartinxMax/Simple_Door 支持原创是您给我的最大动力… 原理 -基础设备代码程序- -Arduino爆破器程序 or 51爆破器程序- 任意选一个都可以用… —Arduino带TFT屏幕——— —51带LCD1602——— 基础设备的最大密码长度是0x7F&#xff0c;因为有一位…
阅读更多...
游戏设计模式

游戏设计模式

单列模式 概念 单例模式是一种创建型设计模式&#xff0c;可以保证一个类只有一个实例&#xff0c;并提供一个访问该实例的全局节点。 优点 可以派生&#xff1a;在单例类的实例构造函数中可以设置以允许子类派生。受控访问&#xff1a;因为单例类封装他的唯一实例&#xf…
阅读更多...
小土堆pytorch学习笔记004

小土堆pytorch学习笔记004

目录 1、神经网络的基本骨架-nn.Module的使用 2、卷积操作实例 3、神经网络-卷积层 4、神经网络-最大池化的使用 &#xff08;1&#xff09;最大池化画图理解&#xff1a; &#xff08;2&#xff09;代码实现&#xff1a; 5、神经网络-非线性激活 &#xff08;1&#xf…
阅读更多...
预训练语言模型transformer

预训练语言模型transformer

预训练语言模型的学习方法有三类&#xff1a;自编码&#xff08;auto-encode, AE)、自回归&#xff08;auto regressive, AR&#xff09;&#xff0c;Encoder-Decoder结构。 决定PTM模型表现的真正原因主要有以下几点&#xff1a; 更高质量、更多数量的预训练数据增加模型容量…
阅读更多...
NAS系统折腾记 – 申请域名和数字签名

NAS系统折腾记 – 申请域名和数字签名

群晖NAS硬件和DSM安装完毕&#xff0c;现在已经可以在家里局域网的环境下正常服务了。下一个问题自然是考虑出门在外的时候&#xff0c;怎样能通过外网远程访问NAS的服务了。为此&#xff0c;我需要给我的NAS服务器申请一个便于记忆的域名&#xff0c;然后配合DDNS服务实现域名…
阅读更多...
uniapp微信小程序-input默认字的样式

uniapp微信小程序-input默认字的样式

需要的是这样的 问题 正常是在input框上面写样式就行&#xff0c;但是uniapp不起作用 解决 直接在input上写placeholder-style"color就解决了 <input class"findInput" type"text" placeholder"关键词查询"placeholder-style"co…
阅读更多...
【PyTorch】n卡驱动、CUDA Toolkit、cuDNN全解安装教程

【PyTorch】n卡驱动、CUDA Toolkit、cuDNN全解安装教程

文章目录 GPU、NVIDIA Graphics Drivers、CUDA、CUDA Toolkit和cuDNN的关系使用情形判断仅仅使用PyTorch使用torch的第三方子模块 安装NVIDIA Graphics Drivers&#xff08;可跳过&#xff09;前言Linux法一&#xff1a;图形化界面安装&#xff08;推荐&#xff09;法二&#x…
阅读更多...
逻辑推理，形式逻辑：且关系，或关系，前加非后不变，箭头和或的转化

逻辑推理，形式逻辑：且关系，或关系，前加非后不变，箭头和或的转化

国考省考行测&#xff1a;逻辑推理&#xff0c;形式逻辑&#xff1a;且关系考点 2022找工作是学历、能力和运气的超强结合体! 公务员特招重点就是专业技能&#xff0c;附带行测和申论&#xff0c;而常规国考省考最重要的还是申论和行测&#xff0c;所以大家认真准备吧&#xf…
阅读更多...
2024年Java毕业设计选题大全，500道SpringBoot热门选题大全（持续更新）

2024年Java毕业设计选题大全，500道SpringBoot热门选题大全（持续更新）

博主介绍&#xff1a;✌程序员徐师兄、7年大厂程序员经历。全网粉丝30W、csdn博客专家、掘金/华为云/阿里云/InfoQ等平台优质作者、专注于Java技术领域和毕业项目实战✌ &#x1f345;文末获取源码联系&#x1f345; &#x1f447;&#x1f3fb; 精彩专栏推荐订阅&#x1f447;…
阅读更多...
【论文笔记】UniVision: A Unified Framework for Vision-Centric 3D Perception

【论文笔记】UniVision: A Unified Framework for Vision-Centric 3D Perception

原文链接&#xff1a;https://arxiv.org/pdf/2401.06994.pdf 1. 引言 目前&#xff0c;同时处理基于图像的3D检测任务和占用预测任务还未得到充分探索。3D占用预测需要细粒度信息&#xff0c;多使用体素表达&#xff1b;而3D检测多使用BEV表达&#xff0c;因其更加高效。 本…
阅读更多...
探索机器学习的奥秘

探索机器学习的奥秘

&#x1f308;个人主页&#xff1a;聆风吟 &#x1f525;系列专栏&#xff1a;网络奇遇记、数据结构 &#x1f516;少年有梦不应止于心动&#xff0c;更要付诸行动。 文章目录 &#x1f4cb;前言一. 机器学习的定义二. 机器学习的发展历程三. 机器学习的原理四. 机器学习的分类…
阅读更多...
C#使用Sleep(Int32)方法动态时间

C#使用Sleep(Int32)方法动态时间

目录 一、涉及到的知识点 1.Sleep(Int32)方法 2.Parallel.Invoke方法 二、 实例&#xff1a;用Sleep方法动态时间 一、涉及到的知识点 在使用线程时&#xff0c;经常会用到Sleep方法&#xff0c;Sleep方法用于将线程挂起指定的时间&#xff0c;时间的单位为毫秒。本实例中将…
阅读更多...
VGGNet的结构和复现

VGGNet的结构和复现

1 结构以及模型退化问题 上述为VGGNet的结构图&#xff0c;左边是VGG16D的步骤 16代表16层&#xff0c;有参数的层&#xff0c;其他结构也是如此 对于这6个机构来说&#xff0c;D中的VGG16是最优的&#xff0c;而VGG19相比较而言&#xff0c;没有VGG16优&#xff0c;VGG16有16…
阅读更多...
关于获取CISP-PTE一些避坑经历

关于获取CISP-PTE一些避坑经历

有幸在今年8月份成功通过CISP-PTE认证,以下是我遇到的一些常见问题,以及一些考点内容以及总结 考试题型 20道选择题 &#xff08;20分&#xff09; 5道基础题 &#xff08;50分&#xff09; 一题一个Key 1道综合大题 (30分) 三个key 线下考试 这次考试是在中国上海,现场大概…
阅读更多...
推荐文章
最新文章

Copyright @ 2022~2023