重要！当您尝试时，锁定的IP会报告为以下严重警告消息生成块设计的输出产品：[BD 41-1336]一个或多个IP被锁定在此方块设计。有关如何解决此问题的更多详细信息和建议，请运行report_ip_status。

1.要解锁IP和块设计，请在的“IP源”选项卡中右键单击块设计“源”窗口，然后选择“报告IP状态”命令。“IP状态”报告将显示解锁块设计所需的IP部件更改。

2.在IP Status报告窗口中，选择Upgrade Selected命令升级IP在块设计中使用，以针对当前项目中使用的新零件。将块设计添加到当前项目后，必须生成输出Vivado设计套件所需的产品，以支持整个街区的设计设计流程。

生成块设计的输出产品

一旦块设计完成并验证了设计，输出产品必须生成以在整个设计流程中支持块设计。这些输出产品

包括诸如Verilog或VHDL实例化模板或HDL包装文件之类的文件，以便于将块设计集成到当前项目中，设计约束文件（XDC）包括为块设计提供时序或物理约束，以及合成网表或设计检查点以支持块设计。块设计的输出产品以当前的目标语言生成项目如果无法在中生成块设计中使用的特定IP的源文件目标语言，一条消息返回到Tcl控制台，输出产品将以可用或支持的语言生成。

要生成输出产品，请右键单击块设计并选择“生成输出”“产品”命令，或从“流导航器”中选择“生成块设计”。将显示“生成输出产品”对话框，如下所示。

生成输出产品还生成块设计的顶级网表。这个网表是根据的目标语言设置以VHDL或Verilog生成的当前项目。默认情况下，为块内的每个IP创建合成设计检查点（DCP）文件设计以加快合成时间。您可以通过选择Out of来更改合成模式“生成输出产品”对话框上的“块设计”单选按钮的上下文。了解更多有关使用上下文外流的信息，请参阅Vivado Design Suite用户中的此链接指南：使用IP Integrator（UG994）设计IP子系统。创建并生成块设计后，您需要将其实例化到您的设计中通过选择方块设计RMB → 创建包装器，或通过实例化块设计在您自己的RTL中。在创建过程中，将出现对话框。

如果要修改包装，请选择“复制生成的包装”以允许用户编辑，否则，选择“让Vivado管理包装”以自动更新。将块设计实例化到当前项目中IP积分器块设计可以实例化到HDL设计的层次结构中，或者它可以是定义为设计层次结构的顶层。要将块设计集成到现有的设计层次结构中，请打开的HDL包装方块设计。当您生成输出产品。HDL包装器提供Verilog模块声明，或者用于块设计的VHDL实体声明，并创建块设计模块的实例包装中。您可以在HDL包装中编辑实例定义，并将其剪切粘贴到设计层次结构。

HDL包装器也可以用于将块设计定义为设计的顶层。对于有关详细信息，请参阅《Vivado Design Suite用户指南：使用设计IP子系统》中的此链接IP集成器（UG994）。