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IMEC是推动半导体技术前进的主要组织之一，日前，他们举办了一场线上论坛，谈及了对芯片现状和未来的看法。在演讲中，ASML总裁则对光刻的发展进行了演讲。从他的PPT中可以看到，浸入式光刻在过去九年中增长了两倍。

而ASML计划提高所有曝光工具每小时的晶圆数量。

与此同时， 他指出，EUV继续为ASML的客户提高产量，迄今为止，他们的客户已经使用EUV光刻机曝光了超过1100万个EUV晶圆，并交付了57个3400x EUV系统（3400平台是EUV生产平台）。

ASML计划继续提高EUV吞吐量，同时减少每个晶圆的总能量。尤其是2倍的能源节省，这吸引了大家的高度关注。他们还期望通过NXE3800系统达到每小时30mj / cm2的剂量通量，已达到最高每小时225个晶圆的生产能力！

在演讲中，IMEC高管也分享了他们对行业的看法。

据IMEC公司CEO Luc Van Den Hove表示，过去几年来，即使尺寸缩放速度变慢，但Design Technology Co Optimization（DTCO）也可以实现连续缩放。借助DTCO，工艺优化已实现了标准逻辑单元轨道高度的减小。标准单元的高度是M2P( metal 2 pitch)乘以轨道(track)数，而6 track cell 的高度代表了当前的最新技术水平。

在他的演讲中，Luc概述了一个路线图，其中包括6条轨道的FinFET，让路给具有埋入式电源轨（buried power rails）的5轨道纳米片，然后增加了用于实现4.5条轨道纳米片的叉板（forksheets ），4条轨道CFET以及最终具有2D通道的CFET。

他还强调了对功率，性能，面积和成本（PPAC）的需求。多年来，基于功率，性能和面积（PPA）来表征前沿逻辑过程。例如，在最近的电话会议上，台积电（TSMC）讨论了他们的3nm工艺，即在相同功率下提供大约70％的逻辑密度，在相同性能下提高10-15％的速度，在相同性能下降低25-30％的功率。人们越来越认识到，成本是新流程定义的必要要素。

Imec CMOS技术高级副总裁Sri Samavedan介绍了Imec先进的半导体技术发展的最新情况。他表示，随着逻辑缩放继续达到3纳米及以下，EUV将不得不过渡到多图案化，直到可获得高NA EUV。

他还提出了与Luc Van Den Hove的演讲中类似的逻辑缩放路线图，但有更多细节，例如，要进入5轨道单元，需要将电源导轨作为埋藏式电源导轨（BPR）移入基板。

在3D NAND中，关键挑战之一是如何继续有效地添加更多层。随着堆栈变得越来越高，图案化变得越来越难。Imec一直在寻找钌（Ru）替代水平字线板的钨（W）。Imec相信，Ru可以帮助将线材的厚度从目前的大约30nm减小到大约15nm。就个人而言，我认为Ru太昂贵了，无法在3D NAND中实现，但是替代材料的概念很重要。

他还谈到了逻辑的2D材料，并提供了有关MoS2的一些数据，这些数据可以实现更细的通道和更短的通道长度。

最后，我发现用于DRAM的低温沉积铟镓锌氧化物（IGZO）的选择很有趣。在逻辑，NAND和DRAM这三个主要的半导体产品领域中，DRAM面临着最未知/最困难的扩展挑战。低温沉积的低漏电晶体管可以使访问晶体管和电容器堆叠在外围逻辑上，从而增加DRAM密度。

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