logisim实验——通过2个半加器实现1-bit全加器,通过4个一位全加器构成4-bit加法器(详解)

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一、由异或门和与门所构成的半加器:
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二、由两个半加器构成的1-bit全加器:
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注意:下图中所使用的四个1-bit全加器(也就是正方形区域)都是经过了封装的,所以外观与上图中的1-bit全加器有所区别!

三、由四个全加器构成的4-bit加法器:
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溢出的判断方法:

最高位的进位输入与最高位的进位输出不相等时,则出现了溢出
可以通过将两个值连接到异或门上,查看输出的结果来判断是否出现了溢出。
如果异或门的输出结果为0,表示两个值的结果相等,则没有出现溢出的情况;
当异或门的输出结果为1时,表示两个值不相等,则说明出现了溢出

logisim实现:

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加法器的优化:

注意:上述的加法器为行波进位加法器!
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