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DFT 可测试性设计
工程会接触 DFT。需要了解 DFT 知识，但不需要深入。
三种基本的测试（概念来自参考文档）： -
边界扫描测试：Boundary Scan Test: 测试目标是 IO-PAD，利用 JTAG 接口互连以方便
测试。（jtag 接口，实现不同芯片之间的互连。这样可以形成整个系统的可测试性设计） -
内建自测试 BIST:（模拟 IP 的关键功能，可以开发 BIST 设计。一般情况，BIST 造成系
统复杂度大大增加。memory IP 一般自带 BIST，简称 MBIST） -
扫描测试（ATPG）Scan path: 与边界扫描测试的区别，是内部移位寄存器实现的测试
数据输入输出。测试目标是 std-logic，即标准单元库。（扫描测试和边界扫描，不是一个概
念。需要区别对待。内部的触发器，全部要使用带 SCAN 功能的触发器类型。） -
全速测试 at-speed-test（其实是属于扫描测试的一种。只不过测试时钟来源频率更
快。）
at-speed 就是实速测试， 主要用于 scan 测试－即 AC 测试和 mbist 测试。这种测试手段
的目的是－测试芯片在其工作频率下是否能正常工作，实速即实际速度。测试时钟往往是
由芯片内部的 PLL 产生很快的测试时钟，用于实速测试。
相对而言，一般的测试是 20~40 兆的测试时钟，频率低，测不到 transition fault。即使
测试通过，实际使用中还会由于使用高频时钟发生芯片电路故障。 -
常见的 DFT/OCC 结构
特点： -
Clock MUX 必须放在 OCC 模块/DFT MUX 之前。 (OCC：On Chip Clock)
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时钟大于 50MHz 时，使用 OCC 模块，否则使用 DFT MUX。
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Clock Gate 放在 OCC 模块/DFT MUX 之后。
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对于手动添加的 Clock Gate，DFT_SE 端口接到 dft_glb_gt_se。
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对于综合工具添加的 Clock Gate，DFT_SE 端口接到 dft_syn_gt_se
注意： -
DFT_MODE 有效时，clock mux 的 sel 信号要保证 dft_clk 来源于最高频率的时钟源。
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DFT_MUX 或者 OCC，不能串联。
OCC（On Chip Clock）结构如下：
注意： -
slow_clk 是类似 dft_clk；这个时钟源由后端提供。个人认为所有 dft_clk 的来源，频
率不一样，来源由后端决定，应该是测试引脚输入的吧？！ -
fast_clk 是正常工作时钟源。
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电子测试技术
有句古老的格言说： “是人就会犯错误。 ”为了让不 “完美 ”的人制造 出相对
“完美 ”的产品来，就有了 “测试 ”的概念，它被广泛地应用于人类 的生产活动中。电
子测试技术，就是应电子产品设计和制造的需求而产 生和发展起来的、有着四十多年历史
的一个应用科学领域。电子产品从 质量和经济两个方面受益于测试技术的发展和应用。质
量和经济实际上 是一个产品不可分割的两个属性。最优化 (optimized) 的质量，意味着以
最小的成本满足了用户的需求。一个好的测试过程能够在次品到达用户 手中之前把它们淘
汰出来。生产这些次品的费用往往会被转嫁到好产品 的出售价格中，如果次品太多，那么
少数好产品的价格就会过于昂贵。 如果一个电子产品的设计工程师不能深刻理解产品的制
造和测试过程背 后的物理原理，很难想象他能设计出高质量的产品来。
一个电子产品的设计是从确定用户需求开始的，用户需求来自于某项特殊应用需要完成
的功能。根据用户需求书写产品规范，它一般包括以下 内容：功能定义（输入输出特征）、
操作特征（功耗、频率、噪声 等）、物理特征（例如封装）、环境特征（温度、湿度、可靠
性等）以 及其他特征（成本、价格等）。有了详细的功能规范，就可以开始具体 的设计了，
它也分为几个阶段。
第一个阶段是体系结构设计，即为实现 目标功能制定一个由若干可实现的功能块构成
的系统级结构。第二个阶 段称为逻辑设计，进一步将各功能块分解成逻辑门。最后是物理
设计， 用物理器件（例如晶体管）来实现逻辑门，产生一个芯片版图。物理版 图被转化成
光掩模，送到硅片制造生产线上加工成芯片。在加工过程 中，材料的不纯和缺陷、设备的
不完善以及人为的失误等等都是引起故 障的原因，因此芯片制造出来后的生产测试是必不
可少的。
测试的另一个重要功能是制造过程诊断（ process diagnosis ）。对每个故障芯片，
必须分析引起故障的原因是由于制造过程的问题、还是设计或者测试本 身的问题、甚至可
能一开始制定规范时就有问题。对故障芯片的分析称 为失效模式分析（ failure mode
analysis ，简称 FMA），可以有许多不同 的测试手段，包括使用光电显微镜检查确定失效
原因以改进工艺过程。 -
可测试性设计
对用户需求和功能规范的测试通常称为 “审查 ”，对设计过程的测试称 为“设计验
证 ”，对制造过程的测试就是集成电路领域常说的 “测试 ”，也 是本文所采用的测试
的含义。传统的测试方法是使用自动测试设备 （Automatic Test Equipment ，简称 ATE 或
测试仪）对被测芯片施加测 试向量，捕获芯片的输出结果与预期的正确结果进行比较，以
判断芯片 中是否存在某一类型的故障。但是，测试并不是等芯片制造出来才考虑 的问题，
特别是对一个复杂的系统，在设计过程中就必须考虑是否能够 开发出检测所有故障的测试
集，测试开发的时间和难易程度，对每个芯 片进行测试的成本等问题。这些问题与设计本
身的特点密切相关。因 此，设计和测试开发，是在图 1 中“书写功能规范 ”之后、 “加
工制造 ”之前 的一个紧密结合的过程。测试方法的选择在设计中直接体现为可测试性 设
计（ Design For Testability ，简称 DFT），可测试性设计已经成为一 个现代数字系统设
计中必不可少的成分，由于它对设计本身增加了硬件 开销，也会在不同程度上影响系统的
性能，因此必须慎重考虑。 -
基本的 VLSI 功能测试技术
基本的 VLSI 测试技术和方法根据测试对象，可以把测试分为功能 测试和结构测试两
大类。功能测试针对电路实现的功能进行测试，往往 需要大量的测试数据，例如一个 10 输
入的与门，它的完全的功能测试需 要 210 个测试向量。何况大多数现代电路的规模非常大。
因此在芯片测 试时如果使用功能测试会使得测试成本难以承受。此外，对一个复杂的 功能，
如果不用穷尽测试，其测试效果难以衡量。但是功能测试在设计 验证时非常必要。由于设
计验证不是本文关注的内容，所以本文将不讨 论功能测试。在假定设计正确的情况下，测
试只考虑制造过程中引进的 缺陷。结构测试基于电路的结构（门的类型、连线、网表等）
进行测 试，通过芯片的输出管脚观察内部信号的状态。它的最大好处是可以开 发各种测试
产生算法自动地对电路产生测试向量，并且能够有效地评估 测试效果。本节介绍结构测试
涉及的基本概念和方法。 -
电路的可测试性
电 路的可 测试 性（ testability ） 包含两 个方 面：电 路中 信号的可 控制 性
（controllability ）和可观测性（ observability ）。信号的可控制性指将 该信号设置
成 0 或者 1 的难度，信号的可观测性是指观察这个信号的状态 的难度。这两个概念对电
路测试非常重要。尽管电子束（ electron beam）测试是可以扫描芯片获得内部信号的状态
的，但这种测试非常 昂贵，只有在特殊需要时才会使用。因此，对内部信号的置值必须通
过 设置电路的原始输入（ Primary Input ，简称 PI）完成，同样，观察内部 信号的状态
也必须通过将要观察的信号传播到原始输出（ Primary Output ，简称 PO）。可测试性分析
技术对自动测试向量产生 （Automatic Test Pattern Generation ，简称 ATPG）算法有重
要的意 义。在测试产生过程中，当需要寻找一条从 PI 到当前信号线的通路、以 便控制当
前信号线取某个信号值（ 0 或 1）时，需要根据信号线的可控制 性进行优先选择；同样，
当需要寻找一条从当前信号线到 PO 的通路、 以便观测当前信号线的状态时，需要根据信
号线的可观测性进行优先选 择。可测试性分析技术最好具有对电路的拓扑结构进行静态分
析（不需 要测试向量）和线性复杂度分析两种特性，否则直接使用自动测试产生 和故障模
拟技术就可以了。其他类型的可测试性度量是基于信号取值的 概率的，在一定程度上弥补
了 SCOAP 的缺陷。例如，使用随机向量获得 某根信号线被设置成 0（或 1）的概率，得到
0 可控制性（或 1 可控制 性）。门级的可测试性度量技术已经发展得非常成熟。
此外，行为级和 RTL 可测试性分析技术可以用于电路的自动可测试性综 合。使用数据
流图（ Data Flow Graph ，简称 DFG）来分析电路的可测 试性。 DFG 中，每个节点表示
一个寄存器，每条边表示连接两个寄存器 的组合电路功能模块、或者到寄存器的原始输入
以及寄存器连接的原始 输出端口。 DFG 在寄存器传输级的可测试性分析和测试产生技术中
广泛 使用。 -
ATPG 的算法
前文已经提到了 ATPG，它是产生测试一个电路所需要的输入激励的过 程。 ATPG 算法
除了用于产生测试向量以外，还可以识别电路的冗余 （或不必要的）逻辑，可以证明两种
电路实现是否等价。基于一种有效 的故障模型产生测试序列是确定性测试产生
（ deterministic test pattern generation ）的基础。
任何一种确定性的测试产生算法，对于在一种给 定故障模型下电路的每个故障，都必
须解决两个问题： ü 激励故障。即 在故障点产生一个与故障值相反的值。 ü 传播故障。
即将故障点的值传 播到电路的原始输出。故障激励的过程称为控制，对故障点取值的可控
制性将影响故障激励的难度。故障效应传播的过程称为敏化，故障点取 值的可观测性将影
响故障传播的难度。如果一个测试激励了被测电路中 的一个故障并且将其故障效应传播到
了电路的原始输出，则称该测试覆 盖了这个故障。
在 ATPG 过程中，每找到一个测试，都要搜索该测试所 能覆盖的所有特定类型的故障，
这个过程称为故障模拟。一个测试序列 （或测试集）的故障覆盖率一般指该测试序列（或
测试集）所能检测的 故障数与电路中所有该类型故障的总数的比值，它是度量一个测试序
列 （或测试集）的好坏的标准。不可测的故障与电路的冗余逻辑密切相关。
8. 测试类型
测试按功能分有时延测试、 IDDQ 测、试存储器测试、模拟和混 合信号电路测试。
延时测试电路中的传输延迟一直是限制数字系统时钟频率提高的 关键因素。对于高频
工作的电路，任何细小的制造缺陷都可能引入不正 确的延时，导致它无法在给定工作频率
下正常工作，因此，以确保数字 电路时间特性的正确性为目标的时延测试一直是测试领域
的热点问题。一个完全的时延测试要求能验证被测电路中任何通路的传输延迟不超过 系统
时钟周期。
IDDQ 指静态电源电流，正常情况下 CMOS 电路的静态电流非常 低，因而一个异常高的
静态电流暗示着制造的缺陷。例如，当电路中的 桥接故障或漏电流故障被激活时，在电源
和地之间提供了一条导通的通 路，导致静态电流大幅度提升。
一个现代工作站可能会有 1G 以上字节的 DRAM 存储器，假定每一 比特一个晶体管，就
相当于 8´109 个晶体管，比整个系统中其余 部分的晶体管数要高出 2 个数量级。可见存
储器测试在系统测试中有多么重要。
电路规模对模拟测试不是问题。模拟电路通常最多就 50 到 100 个器件，不像数字电路
很容易就达到百万晶体管的规模。模拟电路的模 型化远远难于数字电路。造成模拟电路模
型化困难的原因体现在：没有 广泛接受的故障模型；没有有限的信号范围；模型的精度在
模拟电路故 障模拟过程中非常关键；模拟电路有噪音，必须模型化和加以测试；由 于 ATE
管脚的负载、阻抗和随机噪音，测量错误容易发生；模拟电路的 信息流没有单一的方向等。
模拟电路的不可分解性。与数字电路不同， 模拟电路的子组件无法单独测试。模拟电路中
很难实现测试总线。将一 个模拟信号运送到输出管脚可能会改变这个信号以及电路的功能。
在测 试时重新配置模拟电路通常是不可接受的。第五，在测试方法上，由于 缺少广泛接受
的故障模型和结构模拟故障与模拟规范之间的映射关系， 结构模拟 ATPG 使用的并不广泛。
反过来，在数字电路测试中很少使用 的功能测试，因为不需要故障模型，在模拟测试中却
经常使用。另一方 面，数字电路的逻辑功能（对应于固定型故障）和性能（对应于通路时
延故障）可以分开进行测试，而模拟电路测试中功能和性能测试是无法 分离的。
可测试性设计是芯片设计的重要环节，它通过在芯片原始设计中 插入各种用于提高芯
片可测试性的硬件逻辑，从而使芯片变得容易测 试，大幅度节省芯片测试的成本。目前比
较成熟的可测试性设计技术主 要有扫描设计、边界扫描设计、内建自测试（ Build In Self
Test ，简称 BIST）等。可测试性设计对原始设计的修改必须在不改变原始设计功能 的前
提下进行。
近几年来我国集成电路产业如雨后春笋般蓬勃发展，各地纷纷建 立集成电路设计中心，
国家也出台了一系列有利于集成电路产业发展的 政策。相应的，与设计密切相关的测试技
术日益受到重视。国际上著名 的测试仪厂商 Agilent 、Schlumberger 、Teradyne 等的主
流测试仪已经 或正在向国内引进。提供测试支持的企业和公司在北京、上海等地也逐 渐多
了起来。如今越来越多的中国人深刻感受到国外电子产业早就建立 的根深蒂固的观念：在
芯片设计、验证和投入市场等各个阶段，测试发 挥着关键性的、必不可少的作用。
