------------------------------------
WeChat subscription account：Analog CMOS
------------------------------------
每周分享Analog IC学习资料/笔记。关注获取。。。。。
00 - 本文内容
- CMOS 中的闩锁效应（latch-up）的来源
- 具体的避免 latch-up 的方法
01 - 易产生latch-up结构图解
☆典型的NMOS PMOS结构：
☆拼在一起：
☆再画出里面的产生闩锁效应的寄生BJT，横向BJT会导致闩锁效应，其中R3不一定有。
☆可以画出导致闩锁效应的电路图，一旦这个电路导通就会一直导通：
03 - 什么情况可能触发latch-up
- 当有电流流入到substrate中，例如ESD事件发生时；
- 当芯片突然上电，NWELL与P-SUB之间的寄生电容产生足够的电流，当这个电流达到一定程度，可能会引起latch-up;
- 当很多的驱动器同时动作，负载过大使 power 和 gnd 突然变化，也有可能打开 SCR 的一个 BJT。
04 - 如何防止latch-up
- 使用保护环 Guard-ring: P+ ring 环绕 nmos 并接 GND；N+ ring 环绕 pmos 并接 VDD，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止载流子到达 BJT 的基极。如果可能，可再增加两圈 ring。
- Substrate contact 和 well contact 应尽量靠近 source 端,以降低 Rwell 和 Rsub 的阻值;
- 除在 I/O 处需采取防 Latch-up 的措施外, 凡接 I/O 的内部 mos 也应圈保护环 guard ring;
- 使 nmos 尽量靠近 GND, pmos 尽量靠近 VDD, 保持足够的距离在 pmos 和 nmos 之间以降低引发 SCR 的可能
- I/O 处尽量不使用 pmos (nwell)
)
)
)
