特别说明:该系列内容均是本人实验记录,无盗取侵权之嫌,仅供参考,请多动手实践!
一、实验目的
详见报告
二、实验仪器
1.数字电路实验箱
2.器材
三、实验内容详解
1.基本RS触发器逻辑功能的测试
基本RS触发器由两个与非门首位相接构成,如图4-1-1所示。
图中,Rd’和Sd’输入端接逻辑电平开关,Q和Q’输出端接电平显示器。
(1)按表4-1-1的要求给Rd’、Sd’端加信号,借助电平显示器观察并记录Q和Q’的状态,将结果记录于表4-1-1中。
(2)不定状态的测试
连接Rd’和Sd’并接到同一个逻辑电平开关。首先开关打向“L”,即Rd’=Sd’=0。当逻辑电平开关由“L”变为“H”时,即Rd’=Sd’=1时,观察触发器Q的状态,做5~10次或更多次,分析所得的结果,体会“不定”的含意。
2、集成JK触发器逻辑功能的测试
JK触发器是一-种下降边沿触发器,它的逻辑符号如图4-2-1。74LS112芯片是双JK集成触发器电路,其中有两个如图4-2-1的JK触发器。图4-2-2是74LS112在实验箱面板上的逻辑接线图。
(1)异步置位及复位功能的测试
如图4-2-3所示,J、K和CP任意状态(实验时一般悬空),Sa 是置位端,是Rs复位端。Sd’和Rd’接逻辑电平开关,Q和Q’接电平显示器,按表4-2-1情况测试Q端的状态,把结果填入表4-2-1中。(注意: X表示任意状态。)
(2)逻辑功能的测试(J、 K与(Q^(n+1))的关系)
a)按图4-2-4接线,先将触发器置“1”,使触发 器的初始状态为“1”,即Q=1。
①触发器置“1”时,Rd’=1,Sd’=0。
②触发器置“1”完成后,Rd’=1, Sd’=1。
从CP端输入单脉冲(从实验箱面板上取得)。按表4-2-2的情况分别测出Q端的状态,将结果填入表4-2-2中。
注意观察: i)触发器的状态与J、K之间的关系。
ii)触发器是在时钟脉冲的上升沿还是下降沿触发的。
注:表中↑是CP的上升边沿,↓是为CP的下升边沿。
b)将JK触发器接成计数状态(JK触发器转换成T’触发器)
J=1, K=1,Rd’=1,Sd’=1。
(其余内容详见报告)
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