锁存器的工作原理_数字电路学习笔记（十）：更多锁存器和触发器

上一章中提到了普通RS锁存器的两大缺点：

1. S端口和R端口不能同时有效，但实际应用中不能保证这种情况不出现，此时可能会出错；
2. 在计算机中，有许多内存单元协同组成一个寄存器，存储同一个数据。但每一位数据可能是先后到来的（比如加法器，计算出最高一位会花费比低位更多的时间），如果内存单元被写入的时间无法统一，就会造成混乱。RS锁存器并没有提供控制写入的端口——只要输入变化，状态就会改变。

本章中将要探讨如何改进这两点，并设计出更加适合存储数据的存储电路。基础电路仍然是RS锁存器：

一、门控RS锁存器

我们从问题二开始解决。为此我们只需增加一个写控制端口。当该端口为高电平时，

和

可以正常输入；当该端口为低电平时，

和

被保持在0，锁存器处于保持状态。那么，一个与门便可以解决问题。

控制端口，我们将其命名为

，即时钟（clock）。时钟信号依然是一种普通的信号，只是因为它起控制作用，会周期性变化，所以有这么一个特殊的名字。

门控RS锁存器的功能和普通RS锁存器一样，也有一样的状态转换图和特性方程：

，唯一不同的就是多了一个控制的时钟信号。当该信号为高时（

），锁存器会像普通锁存器一样工作；该信号为低，则无论

输入为什么，状态都会被保持。这样，计算机就可以在时钟为低时做计算，并准备好所有要写入的信号，然后在时钟信号为高时写入。

二、D锁存器

接下来，我们解决第一个问题：摆脱RS锁存器的

的约束条件。最简单的解决方法自然是将

取反之后作为

，这样两者永远不相等，也就不可能都是1了。我们把剩下的一个输入取名为

（D是Data的意思——D锁存器是数据存储单元的基础结构）。

为此，我们做出的牺牲是放弃了

时的保持功能。我们可以通过特性方程看它的功能：由于

，我们有

因此我们发现，当

时，

会一直和

保持同步；然后当

后，才会保持之前的最后一个状态。我们画出它的状态转换图：

D锁存器在

时，对输入是“透明”的，和一根导线没有区别；因此，任何输入的变化都会引发状态的变化。其实对于RS锁存器也有这样的问题。但是，这又和我们的第二点设想有冲突：“

内存单元被写入的时间应当统一”，如果在时钟信号变为低之前，新的数据就已经到来，就会引起错误。究其原因，是因为锁存器能够改变状态的时间是整个高电平期间——为了改进这一点，我们要设法把改变状态的时间缩短为一个时刻。

三、RS触发器

一个只在某个时刻发生状态更新的锁存器就叫做触发器。我们考虑如何实现在某个时刻的更新。如果有两个RS锁存器，可以将它们串联，并给一个相反的

信号：

尤其注意，主锁存器的Q要连至从锁存器的S，这样才能保持两者状态一致而不是相反

第一个锁存器叫主锁存器，第二个叫从锁存器。从锁存器接收主锁存器的状态作为输入。在时钟信号低→高→低的一个周期中，它的功能发生了这样的变化：

时，主锁存器处于保持状态，不接受输入；从锁存器可以工作，但主锁存器状态不改变，所以它也不会发生改变。此时整个触发器就处于保持状态。主锁存器状态为1，则从锁存器S=1, R=0，状态也为1，反之则状态为0，所以整个触发器的状态和主锁存器状态一致。
时，主锁存器接受输入，能改变状态，但此时从锁存器不再工作，因此该状态改变暂时无法反映到触发器的输出上，触发器仍然处于保持状态；
又变回0，此时从锁存器重新开始工作，把主锁存器的最后一个状态接收，然后改变触发器输出。

一个信号要想通过整个触发器从输入走到输出，要先在时钟为高时进入主锁存器，然后在变成低电平时从主锁存器进入从锁存器，因此，只有在

从1变成0的一个瞬间，触发器才会发生状态更新；其他所有时候，都处于保持状态。这被称作下降沿更新。

要做出上升沿更新，也就是

从0到1的瞬间更新的触发器，只需要让信号在低电平时进入主锁存器，然后在高电平进入从锁存器即可，也就是再加一个反相器：