vscode编写verilog的插件【对齐、自动生成testbench文件】

vscode编写verilog的插件:

插件名称:verilog_testbench,用于自动生成激励文件

安装教程:基于VS Code的Testbench文件自动生成方法——基于VS Code的Verilog编写环境搭建SP_哔哩哔哩_bilibili

优化的方法:https://blog.csdn.net/qq_39498701/article/details/84668833

遇到的问题:

https://blog.csdn.net/m0_71959044/article/details/133764204

一、代码对齐插件

安装插件verilog-simplelign
ctrl + L:实现代码的格式化,对齐等。

image-20231118170347810

操作前的排版:

image-20231118170453746

操作后的排版:快捷键ctrl + L

image-20231118170545362

二、自动生成testbench文件

shift+ctrl+P-->输入testbench(注意当前文件要切换在要生成的测试模块当中)--->回车

激励文件生成方法1:shift+ctrl+P(注意当前文件要切换在要生成的测试模块当中,如data_gen.v)–>输入testbench—>回车

image-20231118164651713

会在终端生成:

image-20231118164821136

激励文件生成方法2:

1.打开文件对应的文件夹(这步不能少,否则路径不对):

image-20231118164912398

2.选择“在集成终端中打开”,打开终端

image-20231118164940838

3.在终端中输入:createtb xxx.v

createtb data_gen.v

image-20231118170741505

会生成一个tb_data_gen.v的文件。

三、在vivado设置打文件使用vscode

https://blog.csdn.net/qq_39498701/article/details/84668833

解决乱码的问题:

image-20231118172948092

选着通过编码重新打开,输入GBK

image-20231118173455720

image-20231118173319164

---晓凡  20231118日于武汉书

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