CHAPTER 14 Nonlinearity and Mismatch

第6,7章我们介绍了两种非理想: 频率响应和噪声. 这一章我们介绍另外两种非理想现象: 非线性和失配.

我们首先定量化nonlinearity, 学习差分电路和反馈系统的非线性, 以及线性化技术. 然后学习差分电路中的失配和dc offset. 最后学习一些消除offset的方法.

14.1 Nonlinearity

14.1.1 General Considerations

对于输入小信号, 输出能线性放大, 对于输入大信号变化, 输出会饱和, 因此斜率发生变化.

14.1.2 Nonlinearity of Differential Circuits

推导可得, 提供相同电压增益和输出摆幅, 相比于单端CS结构, 差分CS结构的distortion更小, 减小为$\sqrt{2}$

14.1.3 Effect of Negative Feedback on Nonlinearity

负反馈能降低distortion (1 + βα1)^2倍, 降低gain (1 + βα1)倍

14.1.4 Capacitor Nonlinearity

14.1.5 Nonlinearity in Sampling Circuits

当Vin=VDD/2时, Ron达到最大, 造成distortion.

14.1.6 Linearization Techniques

linearization的本质就是让电路的增益不受输入电压的影响. 即让gain不受transistor bias电流影响.

对于单管, 最简单的linearization是source degeneration.

通过加入Rs, 可以减少Vgs受Vin的变化, 增加 linearization
$$G_m=\frac{g_m}{1+g_m{R}_S}$$
gmRs很大时, Gm=1/Rs. Voltage Gain, GmRd, 也和输入电压无关, 因此放大器是线性的.

对于差分运放, 可采用上图Fig 14.12(b)的source degeneration结构, 这样不会消耗IssRss/2的headroom.

可用下图的MOS替代 Fig 14.12(b)的电阻. 当Vin=0V时, M3和M4在深线性区. 随着Vin增加, M1 gate增加, M3保持线性区, 因为VD3=VG3-Vgs1, M3 gate和drain均增加. M4最终进入饱和区, 因为M4 drain上升, gate和source下降. 因此, 即使一个管子进入饱和区, 还有一个管子在线性区. 建议设计(W/L)1,2 ≈ 7(W/L)3,4.

除了用电阻, 还有一种线性化技术, 就是让MOS工作在线性区, 而且保持Vds恒定, 这样ID/Vgs是线性的. 因为 ID = (1/2)μCox (W/L)[2(VGS − VTH)VDS − VDS^2]. 如图Fig 14.16所示

这个电路的缺点是: 1, M1和M2的gm=μnCox (W/L)VDS 值较小, 因为Vds需要较低保证工作在线性区. 2, 对输入电压Vin有限制, 需要跟随Vb. 3, M3,M4和Op-amp会贡献噪声.

另外一种线性化方法是"post correction" 后处理. 即把输入电压信号转化为电流信号, 再把电流信息转化成输出电压信号. 如下图Fig 14.17所示

电压增益为
$$A_v=\sqrt{\frac{(W/L{)}_1}{(W/L{)}_3}}$$
Gain与bias电流无关. 但是当Vin增加时M1和M2进入亚阈值区, Gain会迅速减小.

可以加入feedback让degenerated的差分对更加线性化, sense M1/2 drain输出XY, return to M1,M2的source. 如下图所示

ID1=I3, ID2=I4, 无论VIN如何变化, M1和M2保持相同Vgs. 流过Rs的电流只能由M3和M4提供.

输入压差与流过M3/M4的电流差成正比: Vin=Vgs1+Isig*Rs-Vgs2=Isig *Rs

在实际设计中, 为了避免M3和M4没有电流被挤死, 需设计I1=I2 > I3=I4. 这就是super source follower的结构.

再把M3和M4的电流copy 出来M5,M6做差分输出, 接到RD上, 如(b)所示
$$V_{out}=\frac{2R_D}{R_s}{V}_{in}$$
如果去掉RD, 这就是电压-电流转换器 “transconductor”

14.2 Mismatch

在实际生产中, MOS管有各种偏差. 增加WL尺寸能减少ΔW/W 和ΔL/L的误差, 以及其他参数, 包括Vth, uCox误差

14.2.1 Effect of Mismatch

mismatch会造成三个影响: DC offset, 有限偶数阶distortion 和 更低的共模抑制比.

DC Offsets

当Vin=0V, Vout=0V, 实际电路由于offset, 等同在输入添加一个Vos, 会被差分运放放大, 影响输出Vout.

输入Vos=Vgs1-Vgs2

根据上式可推导出输入offset的重要表达式:

1. offset和override电压即Vgs-Vth成正比, 也和RD与 W/L的mismatch成正比.
2. offset和Vth直接相关.

为了减小输入电压offset, 需要减小override (Vgs-Vth), 可减少尾电流 tail current或者增加W/L. 另外需要减小Vth, 即增加WL尺寸.

运放管子对输入offset的贡献, 输入对管offset上式所示, pmos负载管的贡献为Vos_p gmp/gnm, 即要通过gm折算到输入.

对于电流镜, 减小current mismatch需要增大override (Vgs-Vth), 即减小W/L. 另外需要减小Vth, 即增加WL尺寸.

电压电流的offset和Chapter 7的噪声类似. 对于给定电流, 差分对的input noise voltaga和gm成反比, 和override成正比, 因为gm=2Id/(Vgs-Vth). 电流源的output noise current和gm成正比, 和overide成反比.

偶次界distortion

差分结构免于偶次谐波distortion, 但是mismatch导致对称性打折, 引入偶次distortion.

在实际电路中, 温度梯度也会导致适配. 例如差分对一边靠近热源, 一边不靠近, 会带来Vth和迁移率的不同.

14.2.2 Offset Cancellation Techniques

为了消除offset, 可以通过short input, 再用输出电容来储存Vos, 然后想办法消除Av*Vos.

为了避免Av*Vos saturate 运放, Av的值较小, 在10以内.

对于需要Av较大的结构, 可以采用下图input offset存储.

Vout=Vxy, (Vout-Vos)Av=Vout. 因此

Vout=Av/(1+Av)Vos, Vout=Vos

这样折算到输入端\的Vos减小了Av倍.

input and output storage techniques的缺点在于在信号链中引入了电容, 对运放和副反馈系统带来影响, 电容的下极板的噪声会传入到输入信号.

为了解决这个问题, 可采用额外的auxiliary运放来分开信号通路和offset.

C1和C2存储Vos的信息. Vos1* A1 = V1 * Aaux.

实际电路中采用两级运放输出不现实, 因此采用下图gm-R结构

input referred offset

需要注意的是, 对于上述offset消除技术, 需要周期性refresh, 因为管子PN节, threshold leakage. refresh频率至少KHz.

14.2.3 Reduction of Noise by Offset Cancellation

14.2.4 Alternative Definition of CMRR

共模抑制比代表差分输出变化/共模输入电压变化.

CMRR=差分增益Gain/输入共模变化.

VOS,out/ADM 就是input-referred offset, 因此CMRR=输入共模变化/输入offset

这是一个很重要的公式, 即共模抑制比CMRR和输入offset成反比.

考虑下图, (a) 消除body effect, 因此Vth和输入Vin,cm无关. (b)中M1, M2由于body effect, Vth受到input CM电压变化, Vos,in更大, CMRR更差.