T型拓扑 vs Fly-by

由于T型拓扑在地址、命令和时钟都是同时到达每个DDR芯片，所以同步的切换噪声会叠加在一起，DDR越多这个信号上叠加的噪声越大，T型拓扑的优点是地址、命令和时钟都是同时到达，所以不需要做写均衡Write leveling。

为了避免切换噪声叠加的问题，引入了Fly-by拓扑，解决问题的方式就是让地址、命令和时钟不同时到达每个DDR芯片，然后通过写均衡Write leveling来解决时序问题。

                                                           图：T型拓扑 vs Fly-by

一  Fly-by的仿真

1.1 长线远端匹配的Fly-by

长线远端匹配的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段传输线延时都是1ns。

                                                     图：长线远端匹配的原理图

从仿真的结果看，信号边沿无台阶，只是从vmatch到V3的测量信号按1ns的时间间隔延时，有个明显的缺点是信号的幅度由于匹配电阻的分压变小，分压是10R内阻与50R分压，Vout = 50R / 60R  *1v  = 0.83v。

                                                            图：长线远端匹配的输出情况

1.2 长线源端匹配的Fly-by

长线源端匹配的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段传输线延时还是1ns。

                                                          图：长线源端匹配的原理图

从仿真的结果看，信号边沿有台阶，台阶时间为vmatch：5.5ns ，v1 ：4.5ns , v2 ：1.5ns ,

v3 ：0ns。台阶幅度为50R / 100R *1v = 0.5v ，信号幅度无衰减。

                                                         图：长线源端匹配的输出情况

1.3 短线源端匹配的Fly-by

长线源端匹配的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段传输线延时分别为0.3ns ，0.3ns，0.1ns。

                                                         图：短线源端匹配的原理图

        根据上面的分析可能觉得因为源端匹配的台阶问题不能使用了，其实不是这样的，在短线的情况下，台阶是可以淹没在上升沿的，从下面的仿真结果看，v2，v3是没有台阶问题的，vmatch ,v1的时延为1.4ns和0.8ns，大于上升沿的0.5ns，所以存在台阶问题；v2的时延为0.2ns，小于上升时间0.5ns，也就是保证第一个DDR后面的传输线反射延迟小于信号的上升沿Tr，就可以保证信号完整性。

                                                            图：短线源端匹配的输出情况

一  菊花链daisy chain的仿真

1.1 长线远端匹配的daisy chain

        Fly-by只是daisy chain的stub为0的特殊情况，长线远端匹配daisy chain的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段stub的传输时延设置为td，td的参数从0.05ns到0.2ns，步长0.05ns。

                                                 图：长线远端匹配的原理图

从下面仿真结果来看；

1>v1，v2，v3之间的幅值上的反射噪声基本没有差异，并且stub的时延越大，反射噪声的波动越大，所以Fly-by的stub为零，反射噪声也近似没有了。

2> 远端匹配时信号幅度衰减。

                                                         图：长线远端匹配的vmatch输出

                                                         图：长线远端匹配的v1输出

                                                          图：长线远端匹配的v2输出

                                                        图：长线远端匹配的v3输出

                                             图：0.1ns桩线时，长线远端匹配的不同位置输出

1.1 长线源端匹配的daisy chain

长线源端匹配daisy chain的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段stub的传输时延设置为td，td的参数从0.05ns到0.2ns，步长0.05ns。

                                                              图：长线源端匹配的原理图

从仿真的结果来看；

1>td的时间越长，反射噪声的幅度越大。

2>越远离源端的负载上的反射噪声幅度越大，所以daisy chain拓扑的ddr上源端匹配时，特别关注最远的ddr的反射噪声问题。

                                                     图：长线源端匹配的vmatch输出

                                                       图：长线源端匹配的v1输出

                                                       图：长线源端匹配的v2输出

                                                         图：长线源端匹配的v3输出

                                           图：0.1ns桩线时，长线源端匹配的不同位置输出