1. More logic gates

题目：让我们尝试同时构建几个 logic gates。构建一个具有两个输入（a 和 b）的组合电路。
有 7 个输出，每个输出都有一个逻辑门驱动它：
out_and：a 和 b
out_or：a 或 b
out_xor：a xor b
out_nand：a nand b
out_nor：a 和 b
out_xnor：a xnor b
out_anotb：a 和非 b
思路：熟悉各个逻辑门的图形以及运算原则。

and：与门 ——a & b
or：非门——a | b
xor：异或门——a ^ b
nand：与非门——~(a & b)
nor：或非门——~(a | b)
xnor：同或门——~(a ^ b)
anotb：a and not b——a & ~b

解：

module top_module( input a, b,output out_and,output out_or,output out_xor,output out_nand,output out_nor,output out_xnor,output out_anotb
);assign out_and   =   a  &  b;assign out_or    =   a  |  b;assign out_xor   =   a  ^  b;assign out_nand  = ~(a  &  b);assign out_nor   = ~(a  |  b);assign out_xnor  = ~(a  ^  b);assign out_anotb =   a  &~ b;//a and not b:a与非b
endmodule

2. Truth tables

题目：

思路：从真值表综合电路。
真值表共有8行，对应三个输入的所有可能组合。输出f为1的行是第2、3、5、7行。我需要把这些行的输入条件找出来，然后转换成逻辑表达式。
创建实现真值表函数的电路的一种简单方法是以乘积总和的形式表示函数。乘积之和（即 OR ）（即 AND）是指在真值表的每一行使用一个 N 输入 AND 门（以检测输入何时与每一行匹配），后跟一个 OR 门，该门仅选择导致“1”输出的那些行。

行2：x3=0, x2=1, x1=0 → (~x3) & x2 & (~x1)
行3：x3=0, x2=1, x1=1 → (~x3) & x2 & x1
行5：x3=1, x2=0, x1=1 → x3 & (~x2) & x1
行7：x3=1, x2=1, x1=1 → x3 & x2 & x1
然后，这些四个与项需要或起来。所以最终的表达式应该是这四个项的或。
所以逻辑表达式为：
f = (~x3 & x2 & ~x1) | (~x3 & x2 & x1) | (x3 & ~x2 & x1) | (x3 & x2 & x1)
简化后的表达式是：
f = (~x3 & x2) | (x3 & x1)
解：

module top_module( input x3,input x2,input x1,  // three inputsoutput f   // one output
);assign f = (~x3 & x2) | (x3 & x1);
endmodule

3. 256-to-1 4-bit multiplexer

题目：创建一个 4 位宽、256 对 1 的多路复用器。256 个 4 位输入全部打包到一个 1024 位输入向量中。sel=0 应该选择 [3：0] 中的位，sel=1 选择 [7：4] 中的位，sel=2 选择 [11：8] 中的位，等等。
思路：确定sel的值映射到输入向量的相应位置
解：

module top_module (input [1023:0] in,input [7:0] sel,output [3:0] out
);assign out = {in[sel*4+3], in[sel*4+2], in[sel*4+1], in[sel*4+0]}; //一一对应输出// assign out = in[sel*4 +: 4];		// assign out = in[sel*4+3 -: 4];endmodule

4. 3-bit binary adder

题目：要求实现一个3-bit全加器

思路：有三种解决的方法。
1、反复使用的真值表转为逻辑表达式
2、采用位拼接符号{ }进行对位的操作
3、例化1-bit全加器，使用三个1-bit全加器实现目标（这里采用）
解：

//方法3
module top_module( input [2:0] a, b,input cin,output [2:0] cout,output [2:0] sum
);adder u1 (.a(a[0]),.b(b[0]),.cin(cin),.cout(cout[0]),.sum(sum[0])
);adder u2 (.a(a[1]),.b(b[1]),.cin(cout[0]),.cout(cout[1]),.sum(sum[1])
);adder u3 (.a(a[2]),.b(b[2]),.cin(cout[1]),.cout(cout[2]),.sum(sum[2])
);
endmodule
module adder(//由于没有例化好的adder模块需要自己补上input a,b,cin,output cout,sum
);assign {cout,sum} = a + b + cin;
endmodule

5. Signed addition overflow

题目：

思路：要实现两个8位补码数的加法并检测有符号溢出，需根据以下条件判断溢出：
溢出 =（两正数相加结果为负）或（两负数相加结果为正）

加法可以直接用加法运算符实现，比如assign s = a + b;。
但是，溢出需要根据上述条件来判断。例如，当a和b的最高位都为0（正数），而s的最高位为1（负数），则溢出；或者a和b的最高位都为1（负数），而s的最高位为0（正数），则溢出。
或者，另一种方法是检查进位。补码加法的溢出可以表示为：
溢出 = (a[7] & b[7] & ~s[7]) | (~a[7] & ~b[7] & s[7])。也就是说，当两个操作数都是负数，但结果为正，或者两个操作数都是正数，但结果为负时，溢出发生。

解：

module top_module (input [7:0] a,input [7:0] b,output [7:0] s,output overflow
); assign s = a + b;    // 直接计算和// 溢出条件：两正数结果为负，或两负数结果为正assign overflow = (a[7] & b[7] & ~s[7]) | (~a[7] & ~b[7] & s[7]);endmodule

6. 4-digit BCD adder

题目：

思路：例化bcd_fadd，使用四个bcd_fadd实现目标
解：

module top_module( input [15:0] a, b,input cin,output cout,output [15:0] sum );wire [3:0] cout_temp;bcd_fadd u1(.a(a[3:0]),.b(b[3:0]),.cin(cin),.cout(cout_temp[0]),.sum(sum[3:0]));bcd_fadd u2(.a(a[7:4]),.b(b[7:4]),.cin(cout_temp[0]),.cout(cout_temp[1]),.sum(sum[7:4]));bcd_fadd u3(.a(a[11:8]),.b(b[11:8]),.cin(cout_temp[1]),.cout(cout_temp[2]),.sum(sum[11:8]));bcd_fadd u4(.a(a[15:12]),.b(b[15:12]),.cin(cout_temp[2]),.cout(cout_temp[3]),.sum(sum[15:12]));assign cout = cout_temp[3];endmodule

7. Minimum SOP and POS

题目：

思路：按照题目要求画出卡诺图，注意abcd的权值顺序：

画出卡诺图：
对于SOP（积之和），即最小项之和。输出为1的情况是2（0010）、7（0111）、15（1111）。所以需要将这些情况转化为乘积项，然后合并。同时，无关项可以视情况加入，以简化表达式。

同样，POS（和之积）需要考虑输出为0的情况，即当输出为0时，对应的最大项需要被覆盖。而无关项可能可以被用来简化POS表达式。

解：

module top_module (input a,input b,input c,input d,output out_sop,output out_pos
); assign out_sop = (c & d)|(~a & ~b & c & ~d);assign out_pos = (c & ~b & ~a)|(c & d & ~a)|(c & d & b);
endmodule

8. Karnaugh map

题目：

思路：通过ab来控制cd输出的值，与上题的解决思路一样。
解：

module top_module (input [4:1] x, output f );assign f = ( ~x[1] & x[3])|(x[1] & x[2] & ~x[3]);
endmodule

9. K-map implemented with a multiplexer

题目：

思路：
解：

module top_module (input c,input d,output [3:0] mux_in
); assign mux_in = {(c & d),(~d),(1'b0),(c|d)};
endmodule

总结

通过对组合逻辑类相关题目的练习，初步掌握了如何用verilog 语言来编写逻辑门电路、多路复用器、还有真值表和卡诺图能够帮助我们解决问题，收获颇多！