1. 概述

传输线(TL)效应是高速 DSP 系统中噪声问题的最常见原因之一。跟踪何时成为Tls，TLs如何影响系统性能?经验法则是，当走线上的信号上升时间(Tr)小于传播延迟(Tp)的两倍时，这些走线就成为TLs。例如，如果从源到负载的延迟为2nS，那么任何上升时间小于4mS 的信号都成为TL。这种情况下，需要端接以保证反射引起的过冲和欠冲最小。过多的TL 反射会导致电磁干扰和随机逻辑或 DSP 错误触发。由于这些影响，设计可能无法获得FCC 认证，或者无法在所有工作条件下充分发挥作用，例如高温或过压条件。

有两种类型的传输线，无损和有损。理想的无损耗传输线具有零电阻，而有损耗的 T. 具有一些小的串联电阻，这会使传播信号失真和衰减。实际上，所有的 TLs 都是有损耗的。有损Ts 的建模是一个困难的挑战，仍然是正在进行的研究的主题。由于本文档侧重于实际的问题解决方法，所以它假设了一个无损 TL。这是一个合理的假设，因为实际上印刷电路板走线的损耗与整个系统的损耗相比可以忽略不计。

2. 传输线理论

信号在由串联寄生电感和并联电容组成的走线上传播，形成无损耗TL，如所示Figure 2-1。

信号速度Vp取决于特性阻抗Zo 等待性，z0 定义为某一时刻的初始电压V+除以初始电流I+。Vp和Zo 的公式为:

其中
L是每单位长度的电感，
C 是每单位长度的电容，TL 的另一个重要特性是传播延迟 Td。
Td 的计算公式为：

源和负载TL 反射分别取决于输出阻抗和负载阻抗与特性阻抗的匹配程度。负载和源反射系数为：

其中，ZS 和ZL 分别是源阻抗和负载阻抗以下示例显示了无负载和3V 信号源驱动线路时 TL 的特性。

在图2-3中，过冲电压可以计算如下:

如示例所示，3V源的反射导致信号在负载上过冲高达 4V，如下所述:

在T1 时刻负载的初始电压电平取决于负载阻抗和T1 的特性阻抗，负载阻抗对于开路负载是无穷大。

当反射信号到达信号源时，T2时刻的电压电平取决于信号源阻抗和TL. 的特性阻抗。

当反射信号再次到达负载时，T3时刻的电压电平取决于T2 的反射电压加上T3时刻的反射电压。

这个过程一直持续到达到稳定状态。在本例中，稳态出现在 T5， 9nS。

Figure 2-4 显示了非端接和端接电路的负载波形，如前一示例所示，端接T, 的反射系数为零，因此波形上没有发生振铃，如上图所示Figure 2-4。问题在于，在高速数字设计中，在负载处增加一个50欧姆的接地电阻是不切实际的，因为这需要缓冲器驱动太多的电流。在这种情况下，电流将为3.3V / 50 = 66mM。种称为并行端接的技术可以用来解决这个问题。它包括在负载上增加一个与电阻串联的小电容来阻止DC。RC组合应远小于信号在走线上传播的上升和下降时间。

Figure 2-5 显示了一种并行端接技术。这种方法可以用在一个输出驱动多个负载的应用中，只要负载的L2走线比主走线L1 短很多。

要使用并联端接技术，有必要根据以下等式计算L2 的最大允许值，假设主走线L1和上升时间Tr 已知。

3. 并行终端仿真

当设计人员必须使用单个时钟输出来虾动多个负载，以最小化负载之间的时钟偏斜时，并行端接技术就变得非常有用。这种情况下，源极串联电阻会限制负载的驱动电流，并且可能会增加上升时间和下降时间，从而导致时序违规。该模拟示例包括一条6"迹线(L1)和两条2"短截线。TI OMAP 处理器虾动主L1走线和连接到2英寸走线两端的1微米技术存储设备。

只要短截线很短并且满足中所示的标准，忽略短截线的影响是合理的Figure 2-6。在这种情况下，主走线与负载的分离处只需要一·个并联终端(68欧姆和10pF)。参考中的模拟结果Figure 2-7 负载处的波形看起来很好，满足存储器件的所有时序要求，正如对“无串联”端接情况的预期，源端的波形看起来不太好，但这并不影响负载处的系统完整性。

4. 传输线的目标阻抗

一般米说，高速DSP 系统由许多 CMOS 器件组成，其输入阻抗非常高，通常为兆欧，输入电容相对较小，小于 20F。在这种情况下，如果没有负载端接，TL,看起来就像一条带容性负载的传输线，而不是开路。容性负载有助于缩短上升时间，并允许设计人员在源端仅使用一个串联终端。这种方法在高速系统中变得非常普遍。

在Figure 2-8负载上的电压被缓慢充电到时钟信号的最大幅度。最初，负载看起来像短路。一旦电容器充满电，负载就变成开路。源电阻Zs 挖制上升和下降时间。源电阳越高，上升时间越慢。大于传播延迟时间的任意时刻t的负载电压可通过下式计算:

其中t是大于传播延迟的某个时刻,t= CLZo，其中 CL和Zo 分别是负载电容和特性阻抗。

5. TL仿真和实验结果对比

5.1 无负载或源端接的传输线

分析PCB板的一种众所周知的技术是使用Hyperlynx 软件来仿真模拟线路。Figure 2-9 显示了用于模拟的设置。

选择的信号是Flash CLK是由TI DSP产生的时钟信号。Figure 2-10 显示了采用TI DSPs之一设计的实际PCB板，其中时钟由U3驱动，并在U2 处测量。

5.2 传输线源端串联

如前所述，大多数高速系统设计都采用这种技术，因为只需调整串联端接电阻就可以优化负载波形。这种技术还有助于降低动态功耗，因为初始聚动电流受限于最大源电压除以特性阻抗。Figure 2-13 显示了 TI DSP外部音频编解码器驱动的音频时钟的Hyperlynx 模拟设置。

Figure 2-14 显示了由 U17 发送并由U3接收的音频时钟。该设计有一个 20 欧姆串联端接电阻，但负载上没有并联端接电阻。这演示了前面讨论的概念。

显示的实验室测量值Figure 2-16 与Hyperlynx 模拟非常吻合。可以修改 22 欧姆串联电阻来降低过冲和欠冲。但由于过冲小于 0.5V，因此在这种情况下是可以接受的。

6. 接地网络对传输线的影响

总之，模拟结果与实际的实验室测量结果丰常吻合。设计人员需要了解 .特性并端接走线，以最大限度地减少可能导致随机电路故障的反射、注入电源和接地层的过量噪声以及电磁辐射。

关于T,的最后一点说明是，前面的例子基于一种模型，其中信号走线位于接地层之上，称为微带模型。接地网等其他技术也是常用的。示例2展示了接地网的影响。在这种配贸中，设计人员需要了解电流及其对特性阻抗的影响。

示例2:
Figure 2-17 显示了一个使用接地网格而不是 PCB接地层的示例。如此图所示，电流路径不在信号走线正下方，因此有一个大电流返回环路，单位长度电感较高，电容较低，这种情况下，特性阻抗高于使用连续接地层的情况。

Figure 2-18 还显示了使用接地网的另一个例子，信号以对角线方式传输。如此图所示，电流回路必须以之字形返回到源极，形成一个大电流回路，单位长度电感更高，电容更低。这种情况下，特性阻抗高于使用连续接地层的情况，也高于信号与接地网并联的情况，如所示Figure 2-17。

因此，如果设计中需要接地网格，最好的方法是将高速信号布线在网格的正上方，并与网格平行，以确保最小的电流返回环路。这将特性阻抗降低到相当于连续接地层阻抗的水平。这很难实现，因为复杂电路板有许多高速走线。因此，连续接地层仍然是保持低特性阻抗和低 EMI 的最佳方法。