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文章目录

1. PCIe DVSEC for CXL Devices (DVSEC _ID=0x0000)
- Header
- Capability
- Control
- Status
- Range
- Lock
2. Non-CXL Function Map DVSEC (DVSEC _ID=0x0002)
3. CXL Extensions DVSEC for Ports (DVSEC _ID=0x0003)
4. GPF DVSEC for CXL Ports (DVSEC _ID=0x0004)
4. GPF DVSEC for CXL Devices (DVSEC _ID=0x0005)
6. PCIe DVSEC for Flex Bus Port (DVSEC _ID=0x0007)
- Capability
- Control
- Status
7. Register Locator DVSEC (DVSEC _ID=0x0008)
8. MLD DVSEC (DVSEC _ID=0x0009)
9. PCIe DVSEC for Test Capability (DVSEC _ID=0x000a)
10. 参考

上文《CXL寄存器分类》简单介绍了 CXL 的寄存器分布，接下来进一步介绍下 CXL 相关的 DVSEC。

1. PCIe DVSEC for CXL Devices (DVSEC _ID=0x0000)

PCIe DVSEC for CXL Devices（CXL 1.1 时称为 Flex Bus Devices，协议中有时简称为 CXL PCIe DVSEC），该能力结构中具备实现 CXL 所需的最基本的寄存器，用以指示 CXL 能力、控制相关能力/特性的开关及状态指示。

CXL PCIe DVSEC 能力结构寄存器布局如下图所示，其中有 Capability 寄存器、能力控制寄存器、状态指示寄存器、Range 配置寄存器及配置锁定寄存器。

在这里插入图片描述

PCIe 枚举时，软件根据 Device 是否实现了该 CXL PCIe DVSEC 来判断 Device 为 PCIe Device 还是 CXL Device 。进一步讲，若 CXL Device 为 RCD，其以 RCiEP 的形式展示给 Host，枚举过程中以该 RCD 所在的 Bus 作为 Root Bus 创建一个新的枚举 Hierarchy；若 CXL Device 非 RCD，则按照标准的 PCIe EP 进行枚举。无论哪种情况，CXL Device 的 Device0 Function0 配置空间中均应实现 CXL PCIe DVSEC 能力结构，并应用于该 Device 内的所有 Device/Function。

Header

CXL PCIe DVSEC Header 中，CXL DVSEC ID=0x00 表示当前 DVSEC 为 CXL PCIe DVSEC，Revision ID 指示该能力结构所适用的 CXL 协议版本， 0/1/2 分别代表 CXL 1.1/2.0/3.0 。RCD 的版本可以为 0 及以上，非 RCD 的版本为 1 及以上。

Capability

CXL 链路训练过程中 Modified TS 中部分字段源于该 Capability 寄存器，Capability 能力指示寄存器指示该 Device：

是否支持 CXL.io、CXL.cache 及 CXL.cache 协议；
是否支持 Memory 的硬件初始化，是否为 MLD 设备，支持的 HDM 范围数量；
是否支持 Cache 的 Writeback 及 Invalidate；
是否支持复位，各种复位之后的默认 Volatile HDM 状态；
是否支持 Viral 处理、PM 初始化完成上报；
Cache Size 单位及数量；
是否支持 Fallback Mode。

Control

能力控制寄存器对相关能力/特性进行配置、开关控制，其控制的能力/特性包括：

是否开启 CXL.io、CXL.cache、CXL.mem、Viral 处理；
Cache SF 的粒度、是否开启 Cache SF 的 Coverage；
关闭对新 Cacheline 的 Caching 或关闭 Cache；
发起 Cache 中 Modified Cacheline 的 Write Back 并 Invalidate 所有 Cacheline；
发起 CXL 复位，等等。

Status

CXL PCIe DVSEC 中的状态指示寄存器用以指示以下状态：

Viral 状态；
Cache Invalid 状态；
CXL 复位完成、复位错误；
Volatile HDM 保护出错；
PM 初始化完成状态。

Range

CXL Device 支持最多 2 个 HDM Range，CXL PCIe DVSEC 中的 CXL Range 相关寄存器对各个 HDM 基地址及 Size 进行配置及指示。其中，CXL Range Size 还能够指示 Memory 是否 Active、Memory 类型、Interleave 方案等等。

注意：CXL Range 寄存器不适用于 FMLD，且只有在 Mem _Capable=1 时有效。

Lock

Lock 寄存器用以锁定 CXL PCIe DVSEC 中所有 RWL 类型的寄存器，锁定之后这些寄存器访问属性变为 RO。

2. Non-CXL Function Map DVSEC (DVSEC _ID=0x0002)

Non-CXL Function Map DVSEC 能力结构用以指示 CXL Device 中不支持 CXL.cache/mem 协议的 Function。

我们知道，RCD 内部支持多个 Device 和 Function，非 RCD 类型的 CXL Device 内部支持一个 Device 及多个 Function。我们还知道，CXL Device 0 Function 0 配置空间中的 CXL PCIe DVSEC 该 Device 内的适用于所有 Device/Function。实际情况中，可能存在部分 Device 或 Function 不支持 CXL.cache/mem 协议，这部分 Device/Function 即通过 Non-CXL Function Map DVSEC 来指示。

Non-CXL Function Map DVSEC 能力结构寄存器布局如下图所示，其中包含 8 个 32b 宽的 Non-CXL Function Map 寄存器，每个 bit 对应一个特定的 Device/Function。

在这里插入图片描述

根据 Device 是否支持 ARI 分为两种情况：

对于支持 ARI 的 Device，5b Device Number 合入 3b Function Number，最多支持 256 个 Function，8 个 32b 宽的 Non-CXL Function Map 寄存器每 1b 对应一个 Function。比如 Non-CXL Function Map Reg3 的 bit4 为 1，表示 Function 100 (3*32+4=100) 不支持 CXL.cache/mem 协议。
对于不支持 ARI 的 Device，8 个 Non-CXL Function Map Reg 对于 Function [0:7]，每个寄存器中的 32b 对应 32 个 Device。比如 Non-CXL Function Map Reg3 的 bit4 为 1，表示 Device 4 的 Function 3 不支持 CXL.cache/mem 协议。

CXL Device 的 Device 0 Function 0 必须支持 CXL.cache/mem 协议，这也意味着 Non-CXL Function Map Reg0 Bit0 不能为 1。

3. CXL Extensions DVSEC for Ports (DVSEC _ID=0x0003)

CXL Extensions DVSEC for Ports 能力结构，仅用于 RP、DSP 及 USP，在 PCIe 枚举层级之外维护一条 RCH-RCD 层级，其能力结构寄存器布局如下图所示。

在这里插入图片描述

该能力结构具有以下功能：

对该 Port 的 PM 初始化完成状态、Viral 状态进行指示；
对该 Port 的控制寄存器中的 Secondary Bus Reset (SBR)、Link Disable 字段解屏蔽，使能该 Port 的 Alt Memory ID Space、Alt BME (Bus Master Enable)、UIO to HDM、Viral 生成等功能；
配置 Alt Bus/Memory/Prefetch Memory 的 Base 及 Limit；
使能并配置该 Port 的 RCRB 地址。

CXL RP、DSP、USP 必须实现该能力结构。当 RP 或 Switch 下挂载了 eRCD 时，该 DVSEC 可以来指示 RCRB Base、Alt Bus Base/Limit、Alt Memory Base/Limit。

*BME: Bus Master Enable，用以控制 Memory/IO 读写请求的开关

*MSE: Memory Space Enable，用以使能 Memory Space

4. GPF DVSEC for CXL Ports (DVSEC _ID=0x0004)

GPF DVSEC for CXL Ports 能力结构用于 CXL Port 中的 GPF 相关能力，主要用以控制 GPF Phase1、Phase2 的 Timeout 值。该能力结构寄存器布局如下图所示。

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4. GPF DVSEC for CXL Devices (DVSEC _ID=0x0005)

GPF DVSEC for CXL Devices 能力结构用于 CXL Device 中的 GPF 相关能力，主要用以指示 GPF Phase2 的 Timeout 值及 Phase2 期间的功耗。该能力结构寄存器布局如下图所示。

在这里插入图片描述

6. PCIe DVSEC for Flex Bus Port (DVSEC _ID=0x0007)

PCIe DVSEC for Flex Bus Port（又称 Flex Bus Port DVSEC）用以控制及指示 Flex Bus 相关能力，CXL 链路训练期间 Modified TS 中的 Flex Bus 相关信息多来源于该能力结构中的寄存器，接收到对端发来的 Modified TS Info 也会记录在该能 DVSEC 相关寄存器中。

所有 CXL Port 都要实现 Flex Bus Port DVSEC 能力结构。对于没有实现 RCRB 的 CXL RP 及 CXL Switch USP/DSP，该能力结构 位于 CXL Device 的 Device 0 Function 0 的配置空间内 ；对于实现了 RCRB 空间的 RCH 及 RCD，Flex Bus Port DVSEC 实现于 RCRB 空间 。

Flex Bus Port DVSEC 能力结构寄存器布局如下图所示，其中主要为 Flex Bus Capability、Control 及 Status 寄存器。

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