文章目录
- 一、PCB叠层设计优化ESD性能
- 1.1 PCB叠层设计对ESD性能影响机理分析
- 1.2 PCB叠层设计优化改善ESD问题案例
- 二、PCB布局设计优化ESD性能
- 2.1 PCB布局静电放电案例(一)
- 2.2 PCB布局静电放电案例(二)
- 三、PCB布线设计优化ESD性能
- 3.1 环路面积最小化设计
- 3.1.1 芯片供电电源滤波环路面积最小化
- 3.1.2 信号环路面积最小化
- 3.2 降低参考地平面之间的电位差
- 3.2.1 地分割产生电位差引发ESD问题
本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处:http://www.mzph.cn/news/640284.shtml
如若内容造成侵权/违法违规/事实不符,请联系多彩编程网进行投诉反馈email:809451989@qq.com,一经查实,立即删除!