集成电路版图设计报告

集成电路版图设计实验报告

班 级：微电子1302班

学 号：1306090226

姓 名：李根

日 期：2016年1月10日

一：实验目的：

熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。

二：实验内容

1.Linux常用命令及其经典文本编辑器vi的使用

①：了解Linux操作系统的特点。

②：熟练操作如何登录、退出以及关机。

③：学习Linux常用的软件以及目录命令。

④：熟悉经典编辑器vi的基本常用操作。

CMOS反相器的设计和分析

①：进行cmos反相器的原理图设计。

②：进行cmos反相器的原理图仿真。

③：进行cmos反相器的版图设计。

3.CMOS与非门的设计和分析

①：进行cmos与非门的原理图设计。

②：进行cmos与非门的原理图仿真。

③：进行cmos与非门的版图设计

4.CMOS D触发器的设计和分析

①：进行cmosD触发器的原理图设计。

②：进行cmosD触发器的原理图仿真。

③：进行cmosD触发器的版图设计。

对以上的学习进行总结

①：总结收获学习到的东西。

②：总结存在的不足之处。

③：展望集成电路版图设计的未来。

三：实验步骤(CMOS反相器)

CMOS反相器原理图设计

内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：

在Terminal视窗下键入icfb，打开CIW；

Tool→Library Manager；

File→New→Library；

在name栏填上Library名称；

选择Compile a new techfile；

键入～/0.6um.tf；

File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK；

点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗；

通过Browse analogLib库将要用到的元件添加进来；

快捷键‘W’进行元器件之间的连接；

快捷键‘P’根据input和output进行引脚的添加并连接；

点击各个元器件快捷键‘q’对相关的信息进行标注，如model name，width，length；

Design→Check and Save，若有错误则原理图上相应部分会闪动，选择Check→Find Marker查看错误的原因；

Design→Create cellview→From cellview产生反相器；

点击【@artName】快捷键‘q’出现属性窗口，根据特性改成相应名字；

用add/shape来修饰symbol进行外观的修饰；

查错并保存。

CMOS反相器原理图仿真

在schematic view窗口中选择tools→analog environment

点击setup→simulator/Director/Host来选择仿真工具，一般采用默认即可；

点击setup→model path来指定所选的模型；

添加输入端信号；

单击Analysis→Choose选择分析类型以及仿真时间；

添加需要测定的引脚；

生成网表并仿真；

保存仿真文件；

CMOS反相器版图设计

首先建立自己的文件夹并导入库文件，运行Cadence

在其中建立自己的工艺库、设计库和版图库，再用自己的库打开画版图的界面。

步骤：PSUB→NWELL→ACTIVE→POLY1→NIMP→PIMP→CONTACT→METAL1

四：实验结果

(见附图)

实验心得

设计方法、技巧以及要注意的问题

连接电路图时，需要注意节点的处理，不能有两条线同时连到一个节点上，否则在Check时会提示错误，例如“vdc”的所有“—”极要接地，就不能把这些连线全部都连接到“gnd”的一个点上，应该把它们全部分开。

同样的，绘制版图时候，对管子的排版要做到心中有数，既不能太分散，也不能过于紧凑，太分散的话，整个图面看起来就太空旷，太紧凑的话，DRC的时候容易产生太多的白色交叉线，事后调整排版，就又得花费不必要的时间了。

版图绘制的过程中，要尽量避免不同材料之间的交叉重叠，过多的重叠就太影响美观，当然，避无可避的时候，要灵活的进行排版，注意控制交叉材料的长度与宽度，总之，我们的版图一定要尽可能漂亮。

总结

掌握cadence的使用，的确花费了我好长的时间，为了这个实验，我仔仔细细的看了cadence