来源：云头条

作者：Peide Ye是普渡大学的Richard J.和Mary Jo Schwartz电气与计算机工程教授，Thomas Ernst是法国格勒诺布尔CEA-Leti的科学主任，Mukesh V. Khare是IBM研究中心的半导体和AI硬件副总裁。

纳米片器件计划最快在2021年用于3纳米节点。

即将出现的新形状：纳米片场效应晶体管使电流流经多叠层硅片，这些硅片完全被晶体管栅极所环绕。这种设计减少了电流泄漏的途径，并增加了器件所能传输的电流量。

现代微处理器是世界上最复杂的系统之一，不过其核心却是很简单、我们认为很精巧的装置：晶体管。如今一块微处理器里面就有数十亿个晶体管，它们几乎一模一样。因此，想使微处理器及其驱动的计算机更顺畅地工作，提高这些晶体管的性能和密度是最简单直观的方法。

这就是摩尔定律的前提，尽管现在摩尔定律几乎走到尽头。众所周知，为微处理器制造尺寸更小性能更好的晶体管变得越来越难，更不用说成本高昂了。只有英特尔、三星和台积电才有实力专注于器件小型化的这个前沿。它们都在制造相当于所谓的7纳米节点的集成电路。这个名称是摩尔定律早期时代的遗迹，不再具有明确的实际意义，不过体现了集成电路上元件和器件小型化的程度。

目前，7纳米最先进，但三星和台积电在4月宣布它们开始转向下一个节点：5纳米。三星还发布了另外几个消息：它认定业界近十年来一直使用的那种晶体管已走到头了。针对下一个节点3纳米（应该会在2020年前后开始限量生产），它正在开发一种全新的设计。

这种晶体管设计名称不一：环绕栅极（gate-all-around）、多桥沟道和纳米束，但在研究界我们一直称之为纳米片（nanosheet）。名称不是很重要。重要的是，这种设计不只是逻辑芯片的下一代晶体管，它可能是最后一代晶体管。万变不离其宗，这个宗就是纳米片。

虽然形状和材料已发生了变化，但金属氧化物半导体场效应晶体管即MOSFET（微处理器中使用的那种晶体管）自1959年发明以来包含同样的基本结构：栅叠层、沟道区、源电极和漏电极。就器件的原始形状而言，源极、漏极和沟道基本上是掺杂其他元素的原子的硅片区，以生成拥有大量移动负电荷的区域（n型），或生成拥有大量移动正电荷的区域（p型）。作为当今计算机芯片基础的CMOS技术同时需要这两种类型的晶体管。

MOSFET的栅叠层位于沟道区正上方。今天，栅叠层采用金属（用于栅极）材质制成，在介电材料层的上面。这种组合旨在将电场投射到晶体管沟道区，同时防止电荷泄漏。

向栅极（相对源极）施加足够大的电压可在介电材料和硅之间的接口附近形成一层移动电荷。一旦这层完全连接源极到漏极，电流就可以流过。将栅极电压降到接近零应该会促使这条导电通路关闭。

当然，为了使电流从源极流到漏极，首先需要有电压。由于晶体管结构做得越来越小，这个电压的影响最终导致晶体管形状出现有史以来最大的变化。

那是由于源极-漏极电压会在电极之间形成自己的导电区。由于沟道区随着每一代新的新晶体管而变得越来越短，漏极电压的影响变得越来越大。电荷会泄漏，汇聚在栅极附近的区域下方。结果是晶体管从未完全关闭，白白耗电、生成热量。

为了阻止电荷随意流动，沟道区就要做得更薄，限制电荷从这条通道流过，而栅极需要从更多的面环绕沟道。因此，今天的晶体管FinFET诞生了。在这种设计中，沟道区实际上向一面倾斜，在源极和漏极之间形成一条薄薄的硅鳍，提供一条更宽的通道，以便电流流过。然后栅极和介电材料覆盖在这条鳍上，三面而不是一面环绕它。

FET的演变

自1959年问世以来，场效应晶体管主要做入到硅平面中。但为了更好地控制电流泄漏，它采用了突出鳍的形状，现在变成了堆叠片。

毫无疑问，FinFET取得了巨大成功。虽然FinFET是十多年前发明的，但它在2011年才首次由英特尔推向市场（22纳米节点），后来三星、台积电及其他厂商纷纷跟进。从那以后，FinFET一直是摩尔定律在最后这些阶段中最先进硅逻辑的主力。但所有好戏都有终了的那一天。

就3纳米节点而言，FinFET胜任不了任务。十多年前我们三人就看到这个问题以某种形式出现，其他人也是如此。

尽管FinFET很出色，但也有问题。首先，它带来了设计上的限制，而老式的“平面”晶体管不存在这个因素。想了解这个问题，你就得明白晶体管在速度、功耗、制造复杂性和成本之间始终存在取舍。而这种取舍与沟道宽度（器件设计界称为Weff）有很大的关系。沟道更宽意味着可以传输更多的电流，更快地开关晶体管。但它也需要一种更复杂、更昂贵的制造工艺。

在平面晶体管中，只需调整沟道的尺寸就可以进行这番取舍。但是鳍没有那么大的灵活性。连接晶体管形成电路的金属连接器是在晶体管本身上方一层层做成的。因此，在不干扰连接层的情况下，晶体管鳍在高度方面没法有很大的变化——这个高度相当于平面设计中的宽度。今天，芯片设计人员通过制造有多个鳍的单个晶体管来规避这个问题。

FinFET的另一个缺点是其栅极只从三面环绕矩形硅鳍，任由底部那面连接至硅片主体。这样一来，晶体管关闭后，会存在电流泄漏问题。许多研究人员推断，想最终控制沟道区，栅极需要全面环绕沟道区。

至少自1990年以来，研究人员一直希望这个想法得到合乎逻辑的结论。那一年，研究人员声称开发出栅极完全环绕沟道区的第一个硅器件。从那时起，一代研究人员致力于研究所谓的环绕珊极器件。到2003年，力求尽量减少泄漏的研究人员将沟道区变成了一条窄窄的纳米线，这条线连接源极和漏极，四面被栅极环绕。

那么，为什么环绕珊极纳米线没有成为最新晶体管的基础呢？同样与沟道宽度有关。窄窄的线让电子基本上没有逃逸的机会，因而晶体管关闭后可以让它保持处于关闭状态。但是晶体管打开后，它也让电子基本上没有流动的空间，因而限制了电流、减慢了开关速度。

通过将纳米线彼此堆叠起来，可以获得更大的Weff，因而让更多电流通过。三星的工程师在2004年展示了这种配置，名为多桥沟道FET。但它有几个局限。比如说，与FinFET的鳍一样，叠层无法堆得很高，或者它会干扰连接层。另一方面，每条额外的纳米线会增加器件的电容，因而减慢晶体管的开关速度。最后，由于制造很窄的纳米线颇为复杂，最后常常边缘粗糙。这种表面粗糙会妨碍电荷的速度。

2006年，法国原子能委员会电子与信息技术实验室（CEA-Leti）的工程师与我们中的一人（Ernst）共同演示了一个更好的主意。他们使用一堆薄薄的硅片，而不是使用一堆纳米线来连接源极和漏极。其想法是，在较小的晶体管中增加沟道宽度，同时对泄漏电流严加控制，因而提供性能更好、功耗更低的器件。这一招奏效了：在我们另一个人（Khare）的指导下，IBM研究中心在2017年完善了这个概念，表明由堆叠纳米片制成的晶体管实际上提供比占用同样芯片面积的FinFET更大的Weff。

但纳米片设计带来了一个额外的好处：它又有了改用FinFET后丧失的灵活性。纳米片可以做宽以增加电流，也可以做窄以限制功耗。IBM研究中心已做出了堆叠三层的纳米片，尺寸从8纳米到50纳米不等。

如何制造纳米片？

制造纳米片需要牺牲层（sacrificial layer）、选择性化学蚀刻剂和原子精度的先进沉积技术。

你如何制造纳米片晶体管？考虑到大多数半导体制造工艺从硅片顶部直接切下来或从暴露的表面直接填充，这似乎是艰巨的任务。纳米片需要去除其他材料层之间的材料，并用金属和介电材料填充间隙。

关键在于制造所谓的超晶格（superlattice），这是一种由两种材料组成的周期性的层状晶体。这里是硅和硅锗两种材料。研究人员做出了有19层的超晶格，但涉及的机械应力和电容问题使得使用这许多层是不明智的做法。在适当数量的层生长后，我们使用一种选择性蚀刻硅锗但对硅不做任何处理的化学物，只留下硅纳米片作为连接源极和漏极的桥而悬挂。这实际上不是什么新想法；20年前，法国电信和意法半导体的工程师们就在实验性的“silicon-on-nothing”晶体管中采用了该想法，这种晶体管试图在晶体管沟道区下面埋一层空气以限制短沟道效应。

一旦你做出了硅纳米片沟道区，就需要填充间隙，先用介电材料环绕沟道，然后用金属环绕，从而形成栅叠层。这两个步骤都通过一种名为原子层沉积的工艺来完成，该工艺仅在十多年前引入到半导体制造中。在该工艺中，气态化学物吸附到芯片的暴露表面（甚至纳米片的底面），以形成单层。然后加入第二种化学物，与第一种化学物反应后，留下所需材料的原子级层，比如介电二氧化铪。这个工艺非常精确，沉积材料的厚度可以控制到单个原子层面。

纳米片设计令人震惊的方面之一是，它有望大大延长摩尔定律的寿命，实际上比沟通中使用硅还要长久。在很大程度上，唯一成问题的是热量。

晶体管密度仍在随每个技术节点而增加。但是十年来，集成电路能合理消除的热量（功率密度）十年来却一直停留在每平方厘米约100瓦。芯片制造商竭尽全力避免超过这一基本限制。为了降低热量，时钟频率不超过4GHz。处理器行业还改用多核设计，正确地推断出几个较慢的处理器核心可以完成与一个快速处理器核心相同的工作量，而生成的热量较少。如果我们真希望能够再次提高时钟速度，就需要能效比硅本身更高的晶体管。

一种可能的解决方案是为沟道区添加新材料，比如锗或由元素周期表中III列和V列的元素组成的半导体，比如砷化镓。电子在这些半导体中的移动速度可以快10倍以上，让用这些材料制成的晶体管可以加快开关速度。更重要的是，由于电子移动得更快，可以在更低的电压下操作器件，因而提高能效、减少热量产生。

纳米片森林：堆叠纳米片还表明化合物半导体（比如上面的砷镓铟）和锗等硅替代材料大有前景。

2012年，受纳米线晶体管和超晶格结构方面早期研究的启发，我们中一人（Ye）使用砷镓铟（一种III-V半导体）做出了几个三块纳米片器件。结果好于预期。该纳米片晶体管允许每微米沟道宽度可以流经9000微安的电流。这比目前最好的平面砷镓铟MOSFET好大约三倍。如果进一步改善制造工艺，器件性能仍远高于这种晶体管所能提供的最高性能。通过堆叠更多纳米片，我们可以将性能提高10倍或更多。（加利福尼亚州马里布的HRL实验室的研究人员现正在开发数十块纳米片的叠层，以研制氮化镓功率器件。）这就是为什么我们认为这个策略对于未来高速节能的集成电路而言至关重要。

而砷镓铟不是未来纳米片晶体管的唯一选择。研究人员还在研究电荷流动速度快的其他半导体，比如锗、砷化铟和锑化镓。比如说，新加坡国立大学的研究人员最近结合使用由砷化铟制成的n型晶体管和由锑化镓制成的p型晶体管，做出了标准的CMOS集成电路。但是一种可能更简单的解决方案是使用掺杂锗，因为电子和流经的正电荷（空穴）的速度都非常快。然而，锗仍存在制造工艺和可靠性方面的一些问题。因此业界可能先分两步走，采用硅锗作为沟道材料。

总之，堆叠纳米片似乎是制造未来晶体管的最佳方法。芯片制造商已经对该技术充满了信心，将它列入不远将来的路线图上。另辅以电荷流动速度快的半导体材料，纳米片晶体管有望将我们带到现在谁也预见不到的未来。

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