文章目录
- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
优先级编码器是一种组合电路,当给定输入位向量时,它输出向量中第一个 1 位的位置。例如,给定输入 8’b10010000 的 8 位优先级编码器将输出 3’d4 ,因为 bit[4] 是第一个高位。
构建 4 位优先级编码器。对于此问题,如果没有一个输入位为高电平(即输入为零),则输出为零。请注意,一个 4 位数字有 16 种可能的组合。
真值表如下:
输入 输出
I3 I2 I1 I0 Y1 Y0
0 0 0 1 0 0
0 0 1 x 0 1
0 1 x x 1 0
1 x x x 1 1
二、verilog源码
方式1:
// synthesis verilog_input_version verilog_2001
module top_module (input [