1 计算机硬件-CPU-校验码-存储系统-输入输出设备-总线结构

计算机硬件

考情分析：趋势很小，22年考过，根据趋势以后考的可能较小

基本组成：运算器，控制器，储存器，输入设备，输出设备
运算器和控制器也统称为中央处理单元（CPU），CPU是用于数据的加工处理，能完成逻辑运算，算术和控制功能
储存器：计算机系统的记忆系统，又分为外部储存器和内部储存器
输入输出设备又合称外部设备（外设）

1.中央处理单元

功能：程序控制，操作控制，时间控制，数据控制；CPU还会对系统的内部和外部的异常中断做出响应，进行处理；
- 程序控制：CPU通过指令来控制程序的执行顺序
- 操作控制：一条指令功能需要有若干个操作信号来配合完成，CPU产生每条指令的操作信号并将操作信号发往对应的部件，控制相应的部件进行指定的功能进行操作
- 时间控制：CPU对各种操作进行时间的控制，既指令执行过程中操作信号的出现时间，持续时间，出现顺序进行一个严格的控制
- 数据处理：
组成：运算器，控制器，寄存器和内部总线等部件组成
- 运算器：由ALU，AC，DR，PSW组成。完成所有的算术运算；执行所有的逻辑运算并进行逻辑测试；
  - 算术逻辑单元（ALU）：实现对数据的算术和逻辑运算
  - 累加寄存器（AC）：运算结果和源数据的存放区
  - 数据缓冲寄存器（DR）：暂时存放内存的指令或数据
  - 状态条件寄存器（PSW）保持指令运行结构的条件码内容
- 控制器：由IR，PC，AR，ID组成；控制整个CPU的工作，最为重要
  - 指令寄存器（IR）：暂存CPU指令
  - 程序计数器（PC）：存放指令执行地址
  - 地址寄存器（AR）:保存当前CPU所访问的内存地址
  - 指令译码器（ID）：分析指令操作码

1.CPU执行算术运算或者逻辑运算时，常将源操作数和结果暂存在(  )中。
A.程序计数器(PC) 					B.累加器(AC)
C.指令寄存器(IR)						D.地址寄存器(AR)

2.执行CPU指令时，在一个指令周期的过程中，首先需从内存读取要执行的指令
，此时先要将指令的地址即（）的内容送到地址总线上。
A.指令寄存器(IR)						B.通用寄存器(GR)
C.程序计数器(PC)						D.状态寄存器(PSW)

2.校验码

码距：在两个编码中，从A变成B所需要改变的位数我们统称为码距（如：A：00=》B：01，需要改变1位，则A到B的码距为1）
奇偶校验码：在编码中增加以为验证位来使编码中1的个数为奇数（奇校验）或偶数（偶校验），从而使得码距变为二
CRC：CRC只能纠错不能矫正，CRC编码需要先约定一个G（x），生成多项式的最高位和最低位必须是1。假设原始信息有m位，则对应多项式M(x)。生成校验码思想就是在原始信息位后追加若干校验位，使得追加的信息能被Gx整除。接收方接收到带校验位的信息，然后用G(x)整除。余数为0，则没有错误;反之则发生错误。
- 假设原始数据：1100，多项式为x^3+x+1
- 左移：当前多项式的最高阶位（既：1100000为被除数）
- 生成的多项式：根据当前阶位得出除数：1011
- 两者开模相除得到结果：010 --和原始数据相拼得出CRC编码为：1100010

1.循环冗余校验码(Cyclic Redundancy Check ，CRC)是数据通信领域中最
常用的一种差错校验码，该校验方法中，使用多项式除法（模2除法）运算后的
余数为校验字段。若数据信息为n位，则将其左移k位后，被长度为k+1位的生成
多项式相除，所得的k位余数即构成k个校验位，构成n+k位编码。若数据信息为
1100，生成多项式为X3+X+1(即1011)，则CRC编码是（）。
A.1100010						B.1011010
C.1100011						D.1011110

3.指令系统

计算机指令由操作码和操作数组成
- 操作码：决定要完成的操作
- 操作数：参与运算的数据及其所在的单元位置
计算机指令执行步骤：取指令-分析指令-执行指令
CISC是复杂指令系统，兼容强，指令繁多，长度可变，由微程序控制
RISC是精简指令系统，指令少，使用频率接近，主要由硬件实现（通用寄存器和布线逻辑控制）
指令流水线原理：将指令分成不同段，每段由不同部分处理，因此可以产生叠加效果，所有的部件都可以执行指令的不同段
RISC的流水线技术
- 超流水线（Super Pipe Line）技术：实质是以空间换取时间
- 超标量（Super Salar）技术：实质是以时间换取空间
- 超长指令字（Very Long Instruction Word ，VLIW）技术
流水线时间计算
- 流水线周期：指令分成不同段，执行时间最长的段位流水线时间周期
- 流水线执行时间：1条指令的总时长+（总指令条数-1）*流水线周期
- 流水线吞吐率的计算：总指令条数/流水线执行时间
- 流水线的加速比计算：不使用流水线的时间/使用流水线的时间

1.
流水线的吞吐率是指流水线在单位时间里所完成的任务数或输出的结果数。设某
流水线有5段，有1段的时间为2ns，另外4段的每段时间为1ns，利用此流水线
完成100个任务的吞吐率约为（）个/s 。
A.500×10^6
B.490×10^6
C.250×10^6
D.167×10^6

在此题中：
流水线周期：2ns
流水线执行时间：2+4+2*（100-1）=204 ns=2.04 * 10^-7 s^
吞吐率：100/2.04*10^-7 = 4.90 * 10⁶

2.
流水线技术是通过并行硬件来提高系统性能的常用方法对.于一个k段流水线,假
设其各段的执行时间均相等(设为t)，输入到流水线中的任务是连续的理想情况
下，完成n个连续任务需要的总时间为( )。若某流水线浮点加法运算器分为5段
，所需要的时间分别是6ns、7ns、8ns、9ns和6ns，则其最大加速比为( ) 。
A.nkt		B.(k+n-1)t		C.(n-k)kt		D.(k+n+1)t
A.4			B.5				C.6				D.7

不使用流水线的执行时间：（6+7+8+9+6）n=36n
使用流水线的执行时间：39+（n-1）*9 = 9n+27
最大加速比：36n/9n-27=4

假设磁盘块与缓冲区大小相同，每个盘块读入缓冲区的时间为15us，由缓冲区
送至用户区的时间是5us，在用户区内系统对每块数据的处理时间为1us，若用
户需要将大小为10个磁盘块的Docl文件逐块从磁盘读入缓冲区，并送至用户区
进行处理，那么采用单缓冲区需要花费的时间为（)us;采用双缓冲区需要花费
的时间为（）us。
A.150			B.151			C.156			D.201
A.150			B.151			C.156			D.201

4.储存系统

计算机采用分级存储体系的目的：解决存储容量，成本和速度之间的矛盾问题
两级存储：Cache-主存，主存-辅存（虚拟存储体系）
局限性原理：
- 时间局部性原理：相邻的时间里会访问同一个数据项
- 空间局部性原理：相邻的空间里会被连续访问
高速缓存：存储最活跃的程序和数据，和CPU直接交互，位于CPU和主存之间，速度是内存的5-10倍
Cache
地址映射：将主存地址转换为Cache存储地址，这种地址的转换叫地址映射。重点：Cache里的地址映射是由硬件自动完成的。完成转换有下面三种方法：
- 直接映像：地址变换简单，但是不灵活
- 全相联映像：地址变换复杂，速度较慢，是最不容易发生冲突的方式
- 组组相联映像：是直接映射和全相联映像的结合
Cache的替换算法：
- 随机替换算法
- 先进先出算法
- 近期最少使用算法
- 优化替换算法
命中率及平均时间：
平均时间的计算：90%的命中率，Cache时间为1ns，主存为1000ns，则：（90%*1+10%*1000）ns

1.
按照Cache地址映像的块冲突概率，从高到低排列的是（ )。
A.全相联映像→直接映像→组相联映像
B.直接映像→组相联映像→全相联映像
C.组相联映像→全相联映像→直接映像
D.直接映像→全相联映像→组相联映像

磁盘的结构：正反两个盘面，每个盘面有多个同心圆，每个同心圆有分为几个扇面，数据就存储在每个扇面中
磁盘读取数据的时间：寻道时间+旋转时间

2.
假设某磁盘的每个磁道划分成11个物理块，每块存放1个逻辑记录。逻辑记录RO
，R1，. . . ,R9，R10存放在同一个磁道上，记录的存放顺序如下表所示
如果磁盘的旋转周期为33ms，磁头当前处在RO的开始处。若系统使用单缓冲区
顺序处理这些记录,每个记录处理时间为3ms，则处理这11个记录的最长时间为
（）﹔若对信息存储进行优化分布后，处理11个记录的最少时间为( ) 。
A.33ms			 B.336ms			C.366ms			D.376ms
A.33ms			 B.66ms				C.86ms			D.93ms

在这里插入图片描述

3.
在磁盘调度管理中，应先进行移臂调度，再进行旋转调度。假设磁盘移动臂位于21号柱面上，进程的请求序列
如下表所示。如果采用最短移臂调度算法，那么系统的响应序列应为()。

在这里插入图片描述

5.输入输出技术

内存和接口地址的编址方式：
- 独立编址：内存地址和接口地址完全独立
  - 缺点：功能弱，用于接口指令少
- 统一编址：内存地址和接口地址统一在一个公共的地址空间内
  - 优点：全部内存地址可以用于接口，
  - 缺点：会将内存地址切分为两个部分，会导致内存地址不连续
计算机和外设之间的交互方式
- 程序控制（查询）方式：CPU主动查询外设是否完成数据传输，效率极其低下
- 程序中断方式：外设完成数据传输后，向CPU发送中断，效率相对较高
- DMA方式（直接主存存取）：CPU只需要完成必要的初始化等操作，数据传输的整个过程由DMA控制器来完成，在主存和外设之间建立直接的数据通路，效率很高
在一个总线周期结束后，CPU会响应DMA请求开始读取数据；CPU响应中断请求是在一个指令执行结束时