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一、问题描述

本节实现以下电路。

模块声明
module top_module (
input clk,
input in,
output out);

思路：
它的输入是一个组合逻辑异或门，将输入和输出异或后输入D触发器，这意味着输出与历史输出及当前输入都有关系，经常在CRC电路中会碰到这种电路。
时钟边沿两种触发方式的关键字：negedge（下降沿）和posedge（上升沿）。

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二、verilog源码

module top_module(input clk,input in, output out