hdlbits系列verilog解答(mt2015_muxdff)-90

文章目录

    • 一、问题描述
    • 二、verilog源码
    • 三、仿真结果


一、问题描述

本节要实现的电路来自于ECE253 2015中期测试问题5。要实现以下如图所示的时序电路中复用器及D触发器子模块。

多级触发器

模块声明
module top_module (
input clk,
input L,
input r_in,
input q_in,
output reg Q);

思路:
通过case语句生成复用器来选择D触发器的输入信号。
时钟边沿两种触发方式的关键字:negedge(下降沿)和posedge(上升沿)。


二、verilog源码


module top_module (input clk,input L,input r_in

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