Zynq7000系列FPGA中的DDRC纠错码（ECC）

仅在半总线宽度（16位）数据宽度配置中提供可选的ECC支持。这种配置下，外部DRAM DDR设备需要26位，其中16位用于数据，10位用于ECC。每个数据字节使用独立的5位ECC字段，这种模式提供了单错误纠正和双错误检测的能力。

ECC位与数据位以及未使用的位交织在一起，这种交织方式有助于在数据传输过程中同时传输数据和ECC校验信息，以便在接收端能够实时进行错误检测和纠正。如表10-13所示。

ECC位的使用

单错误纠正：当数据中的任何一位发生错误时，ECC算法能够使用这些ECC位来定位和纠正这个错误。这确保了数据的完整性和准确性。
双错误检测：此外，ECC还能检测到数据中的两位错误，尽管它不能纠正这种情况。检测到双错误后，系统可以采取适当的错误恢复措施，如重试操作、记录错误日志或触发警报。

ECC初始化

ECC仅在16位总线模式下被支持。当ECC被启用时，写操作会计算并存储ECC码以及数据，读操作会读取数据并对照存储的ECC码进行检查。因此，在读取未初始化的内存位置时，可能会收到ECC错误。为了避免此问题，必须先写入所有内存位置，然后才能读取。请注意，由于ECC是在字节分辨率上计算和检查的，因此对仅初始化了该字节的16位位置读取1个字节（16位位置的第二个字节未初始化）不会导致ECC错误。控制器仅检查已读取字节的ECC。通过CPU写入整个DDR DRAM可能需要大量时间。使用DMA设备为DDR控制器初始化生成更大的脉冲串并卸载CPU可能是值得的。请注意，只有Arm CPU和ACP接口可以访问DDR的最低512KB（见表4-1），CPU软件可能仍然需要初始化基于ECC的DDR的这个区域。

请注意，虽然只有两个数据字节通道用于实际数据，但所有四个通道都在ECC模式下使用，因此必须在所有通道上执行DDR训练。

ECC错误行为

对于可纠正的ECC错误，系统通常不会通过中断或AXI响应来主动发出错误信号。

对于不可纠正的ECC错误，控制器将SLVERR响应返回给发出请求的AXI总线主控器。在这两种情况下，有关错误的信息（如列、行和存储体错误地址、错误字节通道等）都记录在控制器寄存器空间中。

当控制器检测到可纠正的ECC错误时，它会执行以下操作：

将校正后的数据作为读取数据的一部分发送到核心。
将ECC错误信息发送到寄存器接口进行记录。
执行RMW操作以更正DRAM中存在的数据（仅当启用ECC清理时（reg_ddrc_dis_scrub=0）。此RMW操作对核心不可见。在任何时候，控制器中只能有一个未执行的擦除RMW命令。当控制器处理另一个擦除RMW时，不会对发生的单比特ECC错误执行擦除。

当控制器检测到不可纠正的错误时，它会执行以下操作：