【INTEL(ALTERA)】使用 F-Tile 三速以太网 FPGA IP 设计示例时,为什么编译和时序会失败?

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说明

解决方法


说明

由于 F-Tile 三速以太网FPGA IP 设计示例中的问题,Quartus® Prime Pro Edition 软件版本 23.2 中的编译和时序都失败了。

解决方法

要解决此问题,请下载随附的 altera-eth-tse-hw.zip
并按照以下步骤操作:

1:将altera_eth_tse_hw.zip解压缩到altera_eth_tse_hw文件夹。
2:将这3个文件从altera_eth_tse_hw文件夹复制到<design_example_dir>/hardware_test_design文件夹。
3:打开 Quartus® Prime Pro Edition 软件 23.2 版本,打开项目并选择 <design_example_dir>/hardware_test_design/altera_eth_tse_hw.qpf
4:在“处理”菜单上,单击“开始编译”。

从 Quartus® Prime Pro Edition 软件版本 23.3 开始,该问题已修复。

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