描述
SITE是一个设备对象，表示许多不同类型的逻辑资源之一
可在目标Xilinx FPGA上获得。
SITE包括SLICE/CLB，它们是基本逻辑元件（BEL）的集合，如
查找表（LUT）、触发器、多路复用器，携带逻辑资源以实现快速加法，
减法或比较运算。SLICE/CLB具有宽多路复用器和专用
承载从SLICE垂直延伸到SLICE的链条。
设备中有两种类型的SLICE：
•SLICEM可以配置为充当分布式RAM。分布式内存是
某些LUT的配置特征，因此其表现为小型64位存储器。
•SLICEL LUT只能用作逻辑，而不能用作存储器。
两个SLICE在7个系列FPGA中被分组到一个可配置逻辑块（CLB）中。
两个CLB组合在设备上的一个TILE对象中。每个UltraScale
体系结构CLB包含一个SLICE。参见7系列FPGA可配置逻辑块用户
指南（UG474）[参考文献4]或UltraScale体系结构可配置逻辑块用户指南
（UG574）[参考文献10]了解更多信息。
SITE还包含各种设备资源，如块RAM、DSP、I/O块、时钟
资源和GT块。
您可以通过Vivado合成从HDL源推断，或通过
实例化FPGA库中的基元或宏，或Vivado IP中的IP核
目录Vivado Design Suite 7系列FPGA和Zynq-7000 SoC库指南（UG953）
[参考文献25]和《UltraScale体系结构库指南》（UG974）[参考文献26]介绍了
可以实例化的基元。
可用的SITE类型因所使用的Xilinx设备而异。某些SITE类型
包括
AMS_ADC AMS_DAC
BSCAN BSCAN_JTAG_MONE2
BUFG BUFGCTRL BUFG_LB BUFHCE
BUFIO BUFMRCE BUFR
CAPTURE
DCIRESET DNA_PORT
DRP_AMS_ADC DRP_AMS_DAC
DSP48E1
EFUSE_USR
FIFO18E1 FIFO36E1
FRAME_ECC
GLOBALSIG
GTHE2_CHANNEL GTHE2_COMMON
GTPE2_CHANNEL GTPE2_COMMON
GTXE2_CHANNEL GTXE2_COMMON
GTZE2_OCTAL
IBUFDS_GTE2 ICAP
IDELAYCTRL IDELAYE2 IDELAYE2_FINEDELAY
ILOGICE2 ILOGICE3
IN_FIFO
IOB IOB18 IOB18M IOB18S
IOB33 IOB33M IOB33S
IOBM IOBS
IPAD ISERDESE2
KEY_CLEAR
MMCME2_ADV
ODELAYE2 ODELAYE2_FINEDELAY
OLOGICE2 OLOGICE3
OPAD
OSERDESE2
OUT_FIFO
PCIE_2_1 PCIE_3_0
PHASER_IN PHASER_IN_ADV PHASER_IN_PHY
PHASER_OUT PHASER_OUT_ADV PHASER_OUT_PHY
PHASER_REF
PHY_CONTROL
PLLE2_ADV PMV2
RAMB18E1 RAMB36E1 RAMBFIFO36E1
SLICEL SLICEM
STARTUP TIEOFF
USR_ACCESS
XADC
相关对象
如图2-37第129页所示，SITE与许多不同的网表和设备有关
物体。像触发器和锁存器这样的叶CELL被映射到BEL，BEL又被映射到
诸如SLICEL和SLICEM的SITE，或者直接映射到诸如BRAM和DSP的SITE。BEL
和SITE被分组为TILE，并被分配给上的CLOCK_REGION和SLR
装置PORT、PIN、IO_BANK和PACKAGE_PIN与IO块（IOB）相关
地点。SITE也有引脚，或SITE_pins，映射到NODE、PIP、pins和NETs。你可以
按如下方式查询与这些对象中的任何一个相关联的站点：
get_sites-of[get_cells-hier microblaze_0]
您还可以使用SITE查询相关联的对象，如CELL、PORT、BEL、BEL_PIN，
CLOCK_REGION，SITE_PIN，SLR，TILE，IO_BANK，IO_STANDARD，PACKAGE_PIN，
PKGPIN_BYTEGROUP、PKGPIN_NIBBLE、PIP和SITE_PIP。例如
get_clock_regions-of[get_sites DSP48E2_X2Y119]
属性
Xilinx FPGA设备上有80多种不同的SITE类型，但它们都共享
以下属性，并提供了示例值：
如图2-37第129页所示，SITE与许多不同的网表和设备有关
物体。像触发器和锁存器这样的叶CELL被映射到BEL，BEL又被映射到
诸如SLICEL和SLICEM的SITE，或者直接映射到诸如BRAM和DSP的SITE。BEL
和SITE被分组为TILE，并被分配给上的CLOCK_REGION和SLR
装置PORT、PIN、IO_BANK和PACKAGE_PIN与IO块（IOB）相关
地点。SITE也有引脚，或SITE_pins，映射到NODE、PIP、pins和NETs。你可以
按如下方式查询与这些对象中的任何一个相关联的站点：
get_sites-of[get_cells-hier microblaze_0]
您还可以使用SITE查询相关联的对象，如CELL、PORT、BEL、BEL_PIN，
CLOCK_REGION，SITE_PIN，SLR，TILE，IO_BANK，IO_STANDARD，PACKAGE_PIN，
PKGPIN_BYTEGROUP、PKGPIN_NIBBLE、PIP和SITE_PIP。例如
get_clock_regions-of[get_sites DSP48E2_X2Y119]
属性
Xilinx FPGA设备上有80多种不同的SITE类型，但它们都共享
以下属性，并提供了示例值：
Property Type Read-only Visible Value
ALTERNATE_SITE_TYPES string true true IOB33S IOB33M
CLASS string true true site
CLOCK_REGION string true true X0Y6
IS_BONDED bool true true 1
IS_CLOCK_BUFFER bool true true 0
IS_CLOCK_PAD bool true true 0
IS_GLOBAL_CLOCK_BUFFER bool true true 0
IS_GLOBAL_CLOCK_PAD bool true true 0
IS_PAD bool true true 1
IS_REGIONAL_CLOCK_BUFFER bool true true 0
IS_REGIONAL_CLOCK_PAD bool true true 0
IS_RESERVED bool true true 0
IS_TEST bool true true 0
IS_USED bool true true 0
MANUAL_ROUTING string false true
NAME string true true IOB_X0Y349
NUM_ARCS int true true 9
NUM_BELS int true true 7
NUM_INPUTS int true true 12
NUM_OUTPUTS int true true 5
NUM_PINS int true true 17
PRIMITIVE_COUNT int true true 0
PROHIBIT bool false true 0
PROHIBIT_FROM_PERSIST bool true true 0
RPM_X int true true 1
RPM_Y int true true 698
SITE_PIPS string false true
SITE_TYPE enum true true IOB33
指定给SITE对象的特性对于所有SITE_TYPE都是相同的。报告
属性，可以使用report_property
命令
属性，可以使用report_property
命令
report_property -all [lindex [get_sites -filter {SITE_TYPE == <SITE_TYPE> }] 0]
其中，<SITE_TYPE>应替换为所列SITE类型之一。例如
report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]
report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]
report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]
