项目场景：
使用xilinx vivado过程中遇到以下问题：
程序可以综合实现，但无法生成bit文件
问题描述
最终生成bit文件时报错如下
[DRC PDCN-1567] BUFGCTRL_CE_pins_both_connected_to_gnd: For cell ***/rxrecclk_bufg_i placed at site BUFGCTRL_X0Y1 both CE0 and CE1 pins are tied to GROUND. Selection of an input clock requires a "select" pair (S0 and CE0, or S1 and CE1) to be asserted High. If either S or CE is not asserted High the desired input will not be selected. Please modify your design.
原因分析：
[DRC PDCN-1567] BUFGCTRL_CE_pins_both_connected_to_gnd 是在 Vivado 设计工具中进行设计规则检查（DRC）时遇到的一个常见问题。这个错误指出在设计中的某个 BUFGCTRL 单元的两个时钟使能（CE）引脚都连接到了地（GND），这违反了设计规则。
BUFGCTRL 是一种用于时钟缓冲的单元，它允许从多个输入时钟中选择一个输出。通常，你需要将一个选择信号（S）和一个时钟使能信号（CE）配对，以决定哪个输入时钟被选中并输出。
错误消息中提到的 **/rxrecclk_bufg_i 是特定于你的设计中的 BUFGCTRL 单元的路径。
解决方案：
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检查
BUFGCTRL单元的连接：确保至少一个 CE 引脚连接到高电平（而不是都连接到 GND），以启用相应的输入时钟。 -
修改设计：在你的设计文件中找到对应的
BUFGCTRL单元，并修改其 CE 引脚的连接。你需要将其中一个 CE 引脚连接到一个高电平信号，或者使用一个控制信号来动态地选择时钟。 -
重新进行 DRC 检查：修改设计后，重新运行 DRC 检查以确保错误已经被解决。
我的程序出问题是因为我在模块顶层，时钟输入的接口处给的输入为1‘b0，没有时钟！
