DCI_CASCADE
DCI_CASCADE定义了一组高性能（HP）之间的主从关系
I/O银行。数字控制阻抗（DCI）参考电压从
主I/O库到从I/O库。
DCI_CASCADE指定哪些相邻库使用DCI级联功能，从而共享
具有主组的参考电阻器。如果同一I/O组列中的多个I/O组
使用DCI，并且所有这些I/O组都使用相同的VRN/VRP电阻器值，内部
VRN和VRP节点可以级联，以便所有I/O组只有一对引脚
在整个I/O列中需要连接到精密电阻器。DCI_CASCADE
标识用于此功能的主库和所有相关的从库。请参阅7
系列FPGA SelectIO资源用户指南（UG471）[参考文献2]，或UltraScale体系结构
有关更多信息，请选择IO资源用户指南（UG571）[参考文献8]。
体系结构支持
•Kintex®-7设备。
•Kintex UltraScale设备。
•Virtex®-7设备。
•Virtex UltraScale设备。
•更大的Zynq®-7000 SoC设备。
适用对象
•I/O银行（get_iobanks）
°高性能（HP）银行类型
价值观
有效的高性能（HP）银行号。请参阅7系列FPGA的封装和引脚
产品规格用户指南（UG475）[参考文献5]，或UltraScale和UltraScale+FPGA
包装和引出线产品规范用户指南（UG575）[参考文献11]了解更多信息
信息
XDC Syntax
set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]
Where
• slave_banks is a list of the bank numbers of the slave banks.
• master_bank is the bank number of the designated master bank.
XDC Syntax Example
# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slaves
set_property DCI_CASCADE {15 16} [get_iobanks 14]
延迟旁路
DELAY_BYPASS属性通过Xilinx 7系列FPGA中的BUFIO减少延迟。
BUFIO中有一个固有延迟，以匹配BUFR的延迟，从而实现平滑
来自这些领域的数据传输。对于7系列设备，此属性禁用
延迟
体系结构支持
7系列FPGA。
适用对象
•BUFIO（get_cell）
价值观
•TRUE：启用延迟旁路。
•FALSE：延迟旁路被禁用（默认）。
DELAY_BYPASS属性通过Xilinx 7系列FPGA中的BUFIO减少延迟。
BUFIO中有一个固有延迟，以匹配BUFR的延迟，从而实现平滑
来自这些领域的数据传输。对于7系列设备，此属性禁用
延迟
体系结构支持
7系列FPGA。
适用对象
•BUFIO（get_cell）
价值观
•TRUE：启用延迟旁路。
•FALSE：延迟旁路被禁用（默认）。
XDC Syntax
set_property DELAY_BYPASS TRUE [get_ cells < cells >]
Where
• <cells> is a list of BUFIO cells to bypass the intrinsic delay.
XDC Syntax Example
set_ property -name DELAY_ BYPASS TRUE [get_ cells clk_ bufio]
和count(*)和count(field)的区别)
