请阅读【ARM GICv3/v4 实战学习 】
文章目录
- Interrupt routing and System register access
- 与Group 0中断相关的寄存器
- 与Group 1中断相关的寄存器
- 公共寄存器
Interrupt routing and System register access
在执行AArch64状态时，中断路由到异常级别（Exception Level）是由以下位控制的：
- FIQs（快速中断请求）：由
SCR_EL3.FIQ、SCR_EL3.NS和HCR_EL2.FMO控制。 - IRQs（普通中断请求）：由
SCR_EL3.IRQ、SCR_EL3.NS和HCR_EL2.IMO控制。
关于 SCR_EL3的详细介绍见【ARMv8 异常模型入门及渐进 2 – ARMv8/v9 寄存器 (SCR_ELn | ELR_ELn | ESR_ELn | CTR | HCR_ELn … 详细介绍】
这种路由还控制了能够访问控制和确认中断的EL1 CPU接口系统寄存器的异常级别。适用于下面内容：
与Group 0中断相关的寄存器
ICC_IAR
