实验目的：
1.构建基于verilog语言的组合逻辑电路和时序逻辑电路；
2.掌握verilog语言的电路设计技巧。
3.完成如下功能：加法器、译码器、多路选择器、计数器、移位寄存器等。
实验内容及步骤：
一、实验原理
原理图文件《数字系统设计_sch.pdf》，找到如下两个部分：
图2.1 Led驱动以及引脚配置
图2.2开关和按键
如图2.1所示，发光二极管1L1到1L8连接到FPGA的引脚号依次为： PIN_B11、 PIN_A8、PIN_B8、PIN_A7、PIN_B7、PIN_C7、PIN_B6、PIN_A6。
如图2.2所示，开关SW1到SW8 连接到FPGA的引脚号依次为PIN_C16、PIN_A15 、PIN_B15、PIN_A14、PIN_B14、PIN_C14、PIN_B13、PIN_A13 。 按键PW1-PW4连接到FPGA的引脚号依次为 A12、B12、C12、A11。
计数器
一般的计数器有 清零、置数、计数等功能。
真值表如下：
| 输入 | 输出 | 功能 | |||||
| R0 | R9 | CLK | QD | QC | QB | QA | |
| H | L | X | L | L | L | L | 清0 |
| X | H | X | |||||
