BLACK_BOX
BLACK_BOX属性是一个有用的调试属性，可以将
层次结构关闭并启用合成以为该模块或实体创建一个黑盒。当
属性，即使存在模块或实体的有效逻辑，Vivado合成也会创建
该级别的黑框。此属性可以放置在模块、实体或组件上。
重要提示：由于此属性会影响合成编译器，因此只能在RTL中设置。
有关黑盒编码风格的更多信息，请参阅Vivado中的此链接
设计套件用户指南：综合（UG901）[参考文献18]。
体系结构支持
•所有架构。
适用对象
•源RTL中的模块、实体或组件。
价值观
•YES|TRUE:指定模块或实体应被视为黑框，并且
未作为详细设计或综合设计的一部分进行扩展。
重要事项：要禁用黑盒功能，请从RTL模块中删除black_box属性
或实体。不要简单地将属性设置为NO或FALSE。
Syntax
Verilog Syntax
In Verilog, the BLACK_BOX attribute on the module does not require a value. Its presence
defines a black box.
(* black_box *) module test(in1, in2, clk, out1);
VHDL Syntax
attribute black_box : string;
attribute black_box of beh : architecture is "yes";
BLI
边界逻辑接口（BLI）约束指示Vivado放置器将触发器单元放置到
存在于可编程逻辑与XPIO/AIE资源之间的接口处的BLI资源。
BLI资源可以帮助优化接口的时间安排。Vivado放置器只会放置
如果满足连接性、控制集和初始值标准，则将触发器单元插入BLI资源。
体系结构支持
Versal ACAP
适用对象
•连接到适用XPIO或AI引擎基元的触发器单元（get_cell）。
价值观
•TRUE：如果连接、控制集和初始
满足值标准。
•FALSE：触发器单元不会放入BLI资源（默认值）。
•AUTO：当前不支持。
边界逻辑接口（BLI）约束指示Vivado放置器将触发器单元放置到
存在于可编程逻辑与XPIO/AIE资源之间的接口处的BLI资源。
BLI资源可以帮助优化接口的时间安排。Vivado放置器只会放置
如果满足连接性、控制集和初始值标准，则将触发器单元插入BLI资源。
体系结构支持
Versal ACAP
适用对象
•连接到适用XPIO或AI引擎基元的触发器单元（get_cell）。
价值观
•TRUE：如果连接、控制集和初始
满足值标准。
•FALSE：触发器单元不会放入BLI资源（默认值）。
•AUTO：当前不支持。
Syntax
Verilog and VHDL Syntax
Not applicable
XDC Syntax
set_property BLI <TRUE | FALSE> [get_cells <ff_cells>]
XDC Syntax Examples
# Use BLI Flip flop
set_property BLI TRUE [get_cells myHier/myBliFlop]
