常用组合逻辑电路模块(5):加法器

半加器和全加器

半加器

半加:只考虑两个加数本身,不考虑低位进位的加法运算。实现半加运算的逻辑电路称为半加器

其对应真值表为:

53ea48462db74ef0932817069c2ee9a3.jpg

由真值表可得逻辑表达式:

1282f0ca1a86443c8b27c38ba4e9513a.jpg 逻辑电路和框图如下:

dc26e96f8f4d411b82caf328ca2df973.jpg

其中,CO为进位输出端,S为求和输出端。

全加器

全加:能完成被加数、加数和低位进位信号的相加的运算。实现全加运算的逻辑电路称为全加器

其对应真值表为:

efd9f9b97a7141c0878188185c55c187.jpg

逻辑符号:

335280c2cdb14f54b13a468f8c3c69ca.jpg


多位加法器

串行进位加法器

依次将低位全加器的进位输出端CO接到高位的进位输入端CI,就可以构成多位串行加法器

e96807a46a6d4f888a81cf95e3921828.jpg

缺点:低位运算结束产生进位后,高位才能开始全运算,显然运算速度慢。

超前进位加法器

为了提高运算速度,必须减少进位信号逐级传递所消耗的时间。思路:使每位的进位只由被加数和加数决定,而与低位的进位无关。

加到第i位的CI,一定能由Ai-1,Ai-2,...,A0和Bi-1,Bi-2,...,B0唯一确定。

b3d0109b4add4ba299c727f08a77eab3.jpg优点:运算速度快。

缺点:电路结构复杂。加法器位数增加时,电路复杂程度随之急剧上升。

 

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