设计调试
对 FPGA 或 ACAP 设计进行调试是一个多步骤迭代式流程。与大多数复杂问题的处理方式一样 ， 最好先将 FPGA 或 ACAP 设计调试流程细分为多个小部分 ， 以便集中精力使设计中的每一小部分能逐一正常运行 ， 而不是尝试一次性让整 个设计都能正常运行。经验证的设计和调试方法论的例证之一就是逐一添加每个模块， 使其在整个设计环境内都正常运 行， 以此方式迭代完成整个设计流程。您可通过混用以下任意设计流程阶段来使用此设计与调试方法论 ：
• RTL 级别设计仿真
• 实现后设计仿真
• 系统内调试
RTL 级别设计仿真
在仿真验证流程中 ， 可对设计功能进行调试。赛灵思在 Vivado ® IDE 中提供了完整的设计仿真功能。 Vivado 设计仿真 器可用于执行设计的 RTL 仿真。在 RTL 级别仿真环境内执行设计调试的优势包括整个器件完整可见并且能够通过设计 / 调试周期进行快速迭代。使用 RTL 级别仿真执行设计调试的局限性包括难以在合理时间范围内对较大型的设计进行仿 真， 以及难以对实际系统环境进行准确仿真。如需了解有关使用 Vivado 仿真器的更多信息 ， 请参阅《 Vivado Design Suite 用户指南 ： 逻辑仿真》 ( UG900 ) 。
实现后设计仿真
Vivado 仿真器还可用于对实现后的设计进行仿真。使用 Vivado 仿真器对实现后设计进行调试的好处包括能够获得时序 准确的设计模型。执行实现后设计仿真的局限性如上一章所述， 包括 ： 运行时间较长以及系统模型准确性欠佳。
系统内逻辑设计调试
Vivado Design Suite 还包含逻辑分析功能 ， 支持您对 FPGA 或 ACAP 中实现后的设计执行系统内调试。在系统内调试 设计的好处是能够在以系统速度运行的实际系统环境内对实现后时序准确的设计进行调试。系统内调试的局限性包括：
相比于仿真模型 ， 调试信号可见度较低 ， 设计、实现或调试迭代耗时可能较长 （ 取决于设计的规模和复杂性 ） 。 总之， Vivado 工具可提供多种不同方法用于设计调试。您可以根据自身需求使用其中一种或多种方法来调试设计。系 统内逻辑设计调试流程主要围绕 Vivado Design Suite 的系统内逻辑调试功能展开。
系统内串行 I/O 设计调试
为启用系统内串行 I/O 验证和调试 ， Vivado Design Suite 包含串行 I/O 分析功能。这样您即可在基于 FPGA 的系统内 对自己的高速串行 I/O 链路进行测量和最优化。 Vivado Serial I/O Analyzer 功能旨在帮助您解决各种系统内调试和验证 问题， 从简单的时钟设置和连接问题到复杂的裕度分析和通道最优化问题都不在话下。使用 Vivado Serial I/O Analyzer 相比于其它外部检测方法的优势在于， 您测量的是对接收到的信号应用接收器均衡后的信号质量。这样可确保在发射到 接收通道中的最优点执行测量， 从而确保获取真实准确的数据。 Vivado 工具不仅提供了用于实践千兆位收发器端点的设计的生成方法 ， 还提供了用于执行测量的运行时软件 ， 以帮助 您对高速串行 I/O 通道进行最优化。“串行 I/O 硬件调试流程”可逐步指导您完成生成 IBERT 设计的流程。“在硬件
中调试串行 I/O 设计”则可逐步指导您使用运行时 Vivado Serial I/O Analyzer 功能的方法。
与sorted()用法)
导致的机器重启)
