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一、问题描述

本节我们创建一个半加法器。半加法器将两个位相加（无进位）并产生求和和进出。

模块声明
module top_module(
input a, b,
output cout, sum );

思路：
可用真值表写出逻辑表达式，或者直接用数据流方式。

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二、verilog源码

module top_module( input a, b,output cout, sum )