FPGA时钟资源与设计方法——时钟抖动(jitter)、时钟偏斜(skew)概念讲解

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  • 1时钟抖动( clock jitter)
  • 2 时钟偏斜(clock skew)

1时钟抖动( clock jitter)

时钟抖动(Jitter):时钟抖动指的是时钟周期的不稳定性,即:时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的,跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通常只能在设计中留有一定的余量。

2 时钟偏斜(clock skew)

时钟偏斜(skew):时钟偏斜指电路中源时钟的同一个时钟沿到达不同位置时,时钟之间的相位差,skew通常是时钟相位上的不确定。由于时钟源到达不同寄存器所经历路径的驱动和负载不同,时钟边沿的位置有所差异,因此就带来了skew。完成布局布线后,物理路径延时是固定的,所以在设计考虑时钟的偏移,就可以避免偏移带来的影响。

总结:时钟抖动指的是时钟周期的变化,时钟偏斜指的是电路中不同位置处,时钟相位的变化,两个概念描述的物理含义不同。

作为曾经的初学者,在开发的过程中对于时钟资源的使用,以前也犯过一个错误,这里总结一些精练笔记,减少大家在开发的过程中少出错;如果对您有帮助,请不吝赐赞和关注,我会不断分享。

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