对于高速信号走线的特性阻抗，都需要按照实际要求进行精度控制，所以，任何因设计因素带来的阻抗波动都应该进行优化，如下图所示，为一个12层板设计中的50Ω微带走线，需要在走线之上放置电感；

        但是，电感焊盘的使用，导致在原有叠构下，不能保证信号线50Ω阻抗设计要求，因此，需要进行layout设计优化；

        控制Pad阻抗的有效办法，是挖空其正下方的金属参考面，如下图所示，通过控制挖空区域的宽度以及层数，达到有效控制阻抗的目的，结合上一张图中的Wp与下图中的Wg，定义了比例值ratio，用于设计优化的尺寸比例控制；

        通过下图的仔细对比，可以发现，控制pad阻抗的一般规律：

       1.  挖空区域的宽度Wg≥1.75*Wp宽度为宜，当然并非绝对的， ratio值具体要视pad的尺寸、设计的叠构和信号要求（tr）而定；

        2. 控制挖空宽度的同时，调整挖空参考面的层数是另一个有效的方式，但是，需要注意，参考面间的介质厚度，如果介质厚度很薄，同时挖空相邻两层参考面会效果显著，反之，则没有必要，同样需要视具体设计而定。

        虽然主要关注的是信号线上pad的阻抗控制情况，但对于电感封装中相邻pad间敷铜的处理，同样会影响到之前的阻抗控制结果，如下图所示，即需要控制电感封装焊盘之间预留参考层的宽度--Wdelta；

        仿真结果表明，相邻pad之间的参考面会直接影响阻抗：

        1. 如蓝色线所示，直接整体挖空参考面是不可取的；

        2. 需要配合前述仿真得到的挖空区域宽度进行设计考虑--ratio取值越大，Wdelta就会越小，layout的铺设铜操作难度加大，具体值的选取，建议在具体的应用中进行单独的评估。

        控制Wdelta的宽度，对于S12的影响，与ratio配合使用，可以达到很好的效果：

        控制Wdelta的宽度，对于S11的影响，与ratio配合使用，可以达到很好的效果：

        上述仿真结果，再结合加工工艺的能力，Wdelta=0.2mm是较为合适的。        

        另一个在实际中经常出现的设计因素，就是stub，这个当然是要避免使用，基本是一个默认的设计规避规则：

        如上图所示，假设Lstub=0.5mm，可以发现其对阻抗的影响显著：

        假设Lstub=0.5mm，可以发现其对S11的影响显著：

        假设Lstub=0.5mm，可以发现其对S12的影响显著：

        通过上述的仿真分析，将控制pad阻抗的方法总结如下：

        1. 避免在信号线上使用stub；

        2. 控制大尺寸pad阻抗的有效方法是：挖空参考面，如果pad宽度大于走线宽度，从挖空相邻层参考面开始进行优化，但需要通过仿真确定ratio值，本例中可取值1.75；

        3. 避免整体挖空封装的参考面，尤其是大尺寸的封装，对于Wdelta值的选取，需要按照实际设计情况单独仿真得到，本例中可取值0.2；

        除此之外，还需要避免使用过孔。

以上都是基于一级器件（直接与信号线相连）的设计考虑，对于后级的器件，没有这些要求，但是，建议紧凑布局，整体挖空，如下图所示；

        以上，在Murata的仿真报告中均有体现，并且，仿真结果显示均一致。

        参考文献：

        (E)APS-407_Board_design_and_Inductor_s_layout_about_Bias-T_circuit_for_PoC