一起玩儿物联网人工智能小车（ESP32）——57. SPI总线协议初探（一）

摘要：介绍SPI总线的基本知识

前面已经学习过IIC总线协议，今天开始介绍另一个总线协议——SPI。SPI（Serial Peripheral Interface，串行外设接口）是由Motorola提出的一种高速、全双工、同步的通信总线。并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。它可以使MCU与各种外围设备以串行方式进行通信以交换信息，通信波特率可以高达5Mbps。SPI接口主要应用在EEPROM、FLASH、实时时钟、网络控制器、LCD显示驱动器、AD转换器，数字信号处理器、数字信号解码器等设备之间。

对比前面学习的IIC总线协议，两者的区别就是SPI是一种全双工的同步通信总线，就是设备之间的数据传递可以双方向同时进行，相对于半双工的IIC总线，理论上，相同传输速率下可以有翻倍的数据交换量。

同IIC总线一样，SPI总线也是采用主从工作模式，也就是在SPI总线上，可以有一个主设备和多个从设备同时工作。同IIC不同的是，SPI总线还定义了一个单独的片选线，使得主机可以通过控制不同的片选线状态来选择不同的从设备进行通信。而不像IIC那样，只能通过在总线上发送地址来选择与哪个从设备进行通信，当然，SPI也可以采用地址来区分不同的设备，这个要结合实际需求来决定采用哪种方式了。

SPI总线有三线制和四线制之分。三线制是收发只有一根数据线，通常用于单向通信的设备之间。三线制不能实现全双工通信，在这里就不介绍了。这里介绍一下普遍应用的四线制SPI总线。四线制SPI总线的信号线包括SDI（串行数据输入 Serial Digital IN）、SDO（串行数据输出 Serial Digital OUT）、SCLK（时钟）、CS（片选）。

SDO/MOSI：主设备数据输出，从设备数据输入
SDI/MISO：主设备数据输入，从设备数据输出
SCLK：时钟信号，由主设备产生
CS/SS：片选信号，也叫从设备使能信号，由主设备控制。当有多个从设备的时候，因为每个从设备上都有一个片选引脚接入到主设备机中，当主设备和某个从设备通信时将需要将从设备对应的片选引脚电平拉低（一般低有效）。

SPI总线的连接如下图所示：

SPI是串行通讯协议，也就是说数据是一位一位的传输的。因为SPI采用的是同步数据传输，因此要有一个时钟线SCLK，在数据传输的时候由SCLK提供时钟脉冲，同IIC总线协议一样，时钟线SCLK只能由主设备来控制。SDI，SDO则基于SCLK脉冲完成数据传输。数据输出通过SDO线，数据在时钟上升沿或下降沿时改变，在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少8次时钟周期（上沿和下沿为一次），就可以完成8位数据的传输。

只能由主设备控制SCLK时钟线的系统有这样一个优势，与普通的串行通讯不同，普通的串行通讯一次连续传送至少8位数据，而SPI允许数据一位一位的传送，甚至允许暂停，因为SCK时钟线由主控设备控制，当没有时钟跳变时，从设备不采集或传送数据。也就是说，主设备通过对SCK时钟线的控制可以完成对通讯的控制。

SPI作为一个数据交换协议，因为SPI的数据输入和输出线独立，所以允许同时完成数据的输入和输出。因为不同的SPI设备的实现方式不尽相同，主要是数据改变和采集的时间不同，在时钟信号上沿或下沿采集有不同定义。因此由于时钟极性和时钟相位的不同，有SPI总线有四种工作模式。

时钟极性（clock polarity，CPOL）指的是空闲时时钟信号的极性。也就是当片选（CS）无效时，始终信号SCLK为高电平还是低电平。时钟相位（clock phase，CPHA）是指主机采样数据的时钟跳变边沿是在第一个跳变沿还是第二个跳变沿。由于时钟极性和时钟相位的不同组合，定义了4中SPI工作模式，如下表所示：

SPI模式	CPOL	CPHA	空闲状态下的时钟极性	用于采样或者移位数据的时钟极性
0	0	0	逻辑低电平	主机在时钟的上升沿采样从机发送的数据；主机在时钟的下降沿移位数据到从机。
1↵	0	1	逻辑低电平	主机在时钟的下降沿采样从机发送的数据；主机在时钟的上升沿移位数据到从机。
2	1	0	逻辑高电平	主机在时钟下降沿采样从机发送的数据；主机在时钟的上升沿移位数据到从机。
3	1↵	1↵	逻辑高电平	主机在时钟的上升沿采样从机发送的数据：主机在时钟的下降沿移位数据到从机。