Vivado Tri-MAC IP端口说明

Trri-mac Ethernet IP端口详细说明

序号 Signal Name Direction Description 备注
Clock，Reset Definition
1 gtx_clk I MAC IP全局时钟输入，125MHz。使用时输入125MHz全局时钟。
2 refclk I MAC IP参考时钟输入，200MHz，该时钟用于IP核调节IDELAY、ODELAY延迟时的参考时钟使用。使用时直接输入200MHz即可。
3 gtx_clk_out O MAC IP全局时钟输出，125MHz。输出给其他逻辑使用。
4 gtx_clk90_out O MAC IP全局时钟输出，125MHz移相90度输出。输出给其他逻辑使用。
5 rx_mac_aclk O 接收侧AXI接口，AXI系统时钟输出。
6 tx_mac_aclk O 发送侧AXI接口，AXI系统时钟输出。
7 glbl_rstn I MAC IP全局复位输入，低电平有效。与控制系统的全局复位连接。
8 rx_axi_rstn I Active low，RX侧AXI-stream接口复位信号输入。（用于AXI接口主从双方复位）
9 tx_axi_rstn I Active low，TX侧AXI-stream rstn接口复位信号输入。
10 rx_reset O active high，接收软件复位输出，来源于MAC IP输出，设计中该信号不使用，直接悬空。
11 tx_reset O active high，发送软件复位输出，来源于MAC IP输出，设计中该信号不使用，直接悬空。
Rgmii Interface Definition
12 rgmii_rx_ctl I RGMII接口接收控制信号，直接与外部PHY芯片的RX_CTRL接口相连。
13 rgmii_rxc I RGMII接口接收时钟，直接与外部PHY芯片的RX_CLK接口相连。
14 rgmii_rxd[3:0] I RGMII接口数据接收端。直接与外部PHY芯片的RXD相连。
15 rgmii_tx_ctl O RGMII接口发送控制信号，直接输出给外部PHY芯片的，与PHY芯片的TX控制端相连。
16 rgmii_txc O RGMII接口的时钟信号输出到PHY。
17 rgmii_txd[3:0] O RGMII接口的数据信号输出到PHY。
Configuration Vector Signals
18 rx_configuration_vector[79:0] I MAC RX接收配置，用于配置“RX configuration register”，配置值可以参考Tri-MAC的例子工程中的配置值，直接可以使用。
19 tx_configuration_vector[79:0] I MAC TX发送配置，用于配置“TX configuration register”，配置值可以参考Tri-MAC的例子工程中的配置值，直接可以使用。
AXI4-stream Interface Group
20 rx_axis_mac_tdata[7:0] O 接收侧AXI接口，数据输出。
21 rx_axis_mac_tvalid O 接收侧AXI接口，valid信号输出。
22 rx_axis_mac_tlast O 接收侧AXI接口，last信号输出。
23 rx_enable O 接收侧AXI接口，enable使能输出。
24 rx_axis_mac_tuser O 接收侧AXI接口，user信号输出。
25 tx_axis_mac_tdata[7:0] I MAC IP发送数据输入，AXI-stream tdata接口
26 tx_axis_mac_tvalid I MAC IP发送数据输入， AXI-stream tvalid接口.
27 tx_axis_mac_tready O 发送侧AXI接口，tready信号输出，active high。
28 tx_axis_mac_tlast I MAC IP发送数据输入， AXI-stream tlast接口.
29 tx_axis_mac_tuser I MAC IP发送数据输入， AXI-stream tuser接口.
30 tx_enable O 发送使能标志输出，active high。
Pause control, Speed Indication, Links Status, Statistics Interface, Frame gap Definition
31 pause_req I 帧停止请求，高电平有效。设计时该信号直接固定输入0，参考例程设计。
32 pause_val[15:0] I 帧停止请求值，设计时该信号直接输入全0，16’d0。
33 Speedis100 O Link Speed为100Mbps时的指示信号，当Link Speed为100Mbps时，该信号为高。该信号在设计中不使用，直接悬空。
34 Speedis10100 O Link Speed为10/100Mbps时，该信号为高，否则为低。该信号在设计中不使用，直接悬空。
35 inband_clock_speed[1:0] O Link Speed指示输出，来源于PHY芯片，该输出在实际中不使用，直接悬空。
36 inband_duplex_status O Link双工状态，来源于PHY芯片，该输出在实际中不使用，直接悬空。
37 Inband_link_status O Link状态，来源于PHY芯片，该输出在实际中不使用，直接悬空。
38 tx_statistics_valid O 发送统计有效指示信号，active high，该信号为调试信号，设计中该信号悬空。
39 tx_statistics_vector[31:0] O 发送统计向量信号，该信号为调试信号，设计中该信号悬空。
40 rx_statistics_valid O 接收统计有效指示信号，active high，该信号为调试信号，设计中该信号悬空。
41 rx_statistics_vector[27:0] O 接收统计向量信号，该信号为调试信号，设计中该信号悬空。
42 tx_ifg_delay[7:0] I 控制信号，用于配置帧间间隔。该端口直接输入固定值，使用例子工程中的参数值即可，如：8’d4。