【Vitis】Vitis HLS学习系列笔记 :第一个例程

在学习vitis的过程中一定要跑几个例程试试看,这中间遇到了几个小问题,记录下

有干货,请注意查收:作为新手,跑例程大概率会遇到问题,这里记录几个问题,如果刚好你也遇到,一定会帮到你。

笔者跑了好几个例程,精选了一个最全的。

我的vitis版本2023.2,学习还得看最新的笔记,软件更新太快。


【Vitis】Vitis HLS学习系列笔记 :第一个例程 

…………


目录

1 Vitis HLS是什么?

2 例程

3 很可能遇到的问题

3.1生成的verilog在哪?

3.2 运行C/RTL COSIMULATION不能自动打开open wave viewer窗口 


1 Vitis HLS是什么?

Vitis™ HLS是一款高级综合工具,允许 C、C++ 和OpenCL™函数硬连线(hardwired)到器件逻辑结构和 RAM/DSP 块上。Vitis HLS在Vitis应用加速开发流程中实现硬件内核(hardware kernel),并使用 C/C++ 代码为Vivado® Design Suite中的Xilinx®器件设计开发 RTL(寄存器传输设计级别)IP(功能块) 。

在Vitis应用程序加速流程中,Vitis HLS工具可自动执行大部分代码修改,以实现和优化可编程逻辑中的 C/C++ 代码并实现低延迟和高吞吐量。推导出需要的编译指示(pragmas),以为函数参数生成正确接口以及在代码中用pipeline优化循环和函数,这是Vitis HLS在应用程序加速流程中的基础。Vitis HLS还支持自定义您的代码以实现不同的接口标准或特定优化,从而实现您的设计目标。

Vitis HLS设计流程一般如下:

1.编译、仿真、调试C/C++代码;

2.观察report,以分析和优化设计;

3.将C代码综合(synthesize)成RTL设计;

4.用RTL协同仿真器验证RTL实现;

5.将RTL实现打包成编译后的目标文件(.xo),或者导出到RTL IP.


2 例程

        我查阅了一些资料,尝试了几个不同博主的例程,选出来一个最全的,供大家参考,这里直接给原文链接。

        有两个链接,是两位博主分别在2020年和2023年进行的创作,使用的同一个例程,但是最终的结论有些不同,这里出现不同的原因是xilinx Vitis™ HLS工具升级了,变得更加智能,很有意思。

2020年博文:HLS 开发学习(二)向量加法器_向量加法fpga-CSDN博客

2023年博文:课时3:Vitis HLS设计流程(实例演示)——Vitis HLS教程-CSDN博客

         共三小段程序,

头文件VectorAdd.h

#define N 5
typedef int data_t;
void VectorAdd(data_t A[N],data_t t,data_t B[N]);

源文件VectorAdd.cpp

#include "VectorAdd.h"void VectorAdd(data_t A[N],data_t t,data_t B[N])
{unsigned int i;myloop:for(i=0;i<N;i++){B[i] = A[i] + t;}
}

testbench文件

#include <iostream>
#include <iomanip>
#include "VectorAdd.h"using namespace std;int main(){data_t A[N] = {-4,-3,0,1,2};data_t c = 5;data_t B[N] = {0};data_t RefB[N] = {1,2,5,6,7};unsigned int i = 0;unsigned int errcnt = 0;VectorAdd(A,c,B);cout<<setfill('-')<<setw(30)<<'-'<<'\n';cout<<setfill(' ')<<setw(10)<<left<<"A";cout<<setfill(' ')<<setw(10)<<left<<"C";cout<<setfill(' ')<<setw(10)<<left<<"B"<<'\n';cout<<setfill('-')<<setw(30)<<left<<'\n';for ( i = 0;i<N;i++){cout<<setfill(' ')<<setw(10)<<left<<A[i];cout<<setfill(' ')<<setw(10)<<left<<c;cout<<setfill(' ')<<setw(10)<<left<<B[i];if(B[i] == RefB[i]){cout<<'\n';}else{cout << "(" << RefB[i] << ")" << '\n';errcnt ++ ;}}cout << setfill('-') << setw(30) << '-' <<'\n';if(errcnt > 0){cout << "Test Failed" << '\n';return 1;}else{cout<< "Test Passed" << '\n';return 0;}
}

具体步骤,见原博客。


3 很可能遇到的问题

3.1生成的verilog在哪?

运行完程序后会在左侧Explorer下生成 solution 文件夹,syn-verilog目录下就是源码。

顶层的verilog部分源码:

3.2 运行C/RTL COSIMULATION不能自动打开open wave viewer窗口 

点击C/RTL COSIMULATION后,弹出窗口 CO-SIMULATION Dialog

注意DUMP Trace选择 PORT

此时工具栏中的open wave viewer才会变成彩色,然后自动打开vivado,出现波形

仿真波形

  

这个系列会出几篇Vitis HLS的入门笔记,注意收藏哦。

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