【DRAM存储器十八】DDR3介绍

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参考资料：《镁光DDR3数据手册》、《JESD79-3E》

最近忙于工作，好久没写了，今天开始分享DDR3相关内容。

DDR3相对DDR2的变化

以上是镁光DDR3数据手册列出来的主要特性，下面逐条解释：

1、VDD =VDDQ = 1.5V ±0.075V

DDR3核心电压和IO电压均为1.5V，DDR为1.8V。

2、JEDEC-standard 1.8V I/O (SSTL_18-compatible)

DDR3 IO电平为SSTL_15，DDR2为SSTL_18。

3、差分DQS

DDR3与DDR2一样。

4、8n预取架构

DDR3 8n预取，DDR2 4n预取。

5、差分时钟输入

DDR3与DDR2一样。

6、8个内部bank

DDR3与DDR2一样。

7、Nominal and dynamic on-die termination (ODT)

DDR3增加了动态ODT功能。

8、Programmable CAS READ latency(CL)

可编程的CAS潜伏期，DDR3和DDR2一样都可编程。

9、Posted CAS additive latency (AL)

CAS前移，DDR3和DDR2一样都可编程。

10、Programmable CAS WRITE latency (CWL) based on tCK

DDR2的CWL = READ latency - 1tCK，DDR3好像没有这个限制，需要再确认一下。

11、Fixed burst length (BL) of 8 and burst chop (BC) of 4(via the mode register set [MRS])

DDR2的BL = 4或8，由于DDR3升级为8n预取，所以最小突发长度要求就是8，DDR3支持burst chop，所谓chop，就是切断，BL8切掉一半就是BC4，一次BC4需要时间和BL8是一样的，只是有一半数据不要。不明白这个功能的目的是什么，案例DM功能也能达到这个效果。

12、Selectable BC4 or BL8 on-the-fly (OTF)

这个OTF我琢磨了半天，目前理解是这样的，所谓on-the-fly，翻译为运行中，可以理解为子弹打出来了，正在飞，放到DDR里面就是读写操作正在进行，常规情况下，比如DDR2，一次读写操作的突发长度是事先通过MR寄存器设定的，在下发读命令或写命令时，这个突发长度不会变，而DDR3增加了在下发读写命令时，通过A12引脚再来判断这次是BC4还是BL8，如果A12为高，则为BL8，如果A12为低，则为BC4。

13、Self refresh mode

这颗镁光的DDR3支持两种刷新速率，壳温在85℃以下，刷新周期为64ms，壳温在85℃到95℃时，刷新周期为32ms。壳温超过85℃主要是针对车规级的颗粒，前面讲刷新功能时也提到过，温度超过85℃以上的运行环境下，数据保存时间相对较短，所以需要快一些的刷新频率。此颗粒支持两种刷新方式设置：SRT和ASR，后面具体再阐述一下。

14、write leveling

这是DDR3引入的重要新特性。DDR IO的速率在不断提高，原来的T型拓扑将无法满足信号完整性的要求，为了减少走线分叉，地址、控制、时钟线在DDR3中通常走flyby拓扑，这样就带来一个问题，时钟走flyby，DQS和DQ又是一对一，很显然，距离CPU近的颗粒，CLK走线短，距离CPU远的颗粒，时钟走线长，这就导致每个颗粒的CLK和DQS的相位关系无法保持一致，也就无法达到“同步”的目的，所以必须要引入一个机制，使每个颗粒的CLK和DQS保持同步，也就是对齐，这个机制就是write leveling。

15、Multipurpose register

DDR3需要做时序校准，既然要校准，就需要预置一个特定的码型来做这个事，这个多用途寄存器就是用来控制DQ、DM、DQS的数据输出来源是内存阵列还是这个预置校准码型，具体后面详细分析。

16、Output driver calibration

也是DDR3为了更好的信号完整性表现引入的新功能，ZQ校准，后面详述。