当VHDL模块中有Generic块时,应该怎么例化?
VHDL模块代码
entity GenericExample isgeneric (DATA_WIDTH : positive := 8; -- 泛型参数:数据宽度ENABLE_FEATURE : boolean := true -- 泛型参数:是否启用特定功能);Port ( clk : in STD_LOGIC;reset : in STD_LOGIC;data_in : in STD_LOGIC_VECTOR(DATA_WIDTH - 1 downto 0);data_out : out STD_LOGIC_VECTOR(DATA_WIDTH - 1 downto 0));
end GenericExample;
Verilog仿真代码
// 实例化泛型实体
GenericExample #(.DATA_WIDTH (8 ), // 设置数据宽度为8 .ENABLE_FEATURE (1 ) // 启用特定功能 ) UUT( .clk (clk ), .reset (reset ), .data_in (data_in ), .data_out (data_out ) );